传统存储器装置包含用于存储耦合到选择器装置的逻辑状态的存储器元件。存储器元件及选择器装置可定位于具有三维架构的存储器阵列中的字线与位线的相交点处。在一些架构中，选择器可耦合到字线且存储器元件可耦合到位线。选择器装置可减少泄漏电流且用于选择单个存储器元件进行读取及/或写入。然而，使用单独存储器元件及选择器装置增大必须在存储器装置的制造期间形成的材料及/或层的数目。激活选择器装置且写入到或读取存储器元件可需要提供高电压、高电流密度及/或长持续时间脉冲。这些存储器要求可需要可增大制造复杂性及/或成本的特定结构解决方案。操作要求也可增大存储器装置的功率消耗。
技术实现要素：
根据本发明的实施例的实例设备可包含：电极平面；存储器材料，其经安置穿过且耦合到所述电极平面；存储器单元，其包含于所述存储器材料中而在与所述电极平面相同的平面中对准，所述存储器单元可经配置以展现表示第一逻辑状态的第一阈值电压及表示第二逻辑状态的第二阈值电压，其中所述存储器单元可进一步经配置以充当选择器装置及存储器元件；及导电柱，其经安置穿过且耦合到所述存储器单元，其中所述导电柱及所述电极平面可经配置以跨越所述存储器单元提供电压以将逻辑状态写入到所述存储器单元。
根据本发明的实施例的另一实例设备可包含：存储器列，其包含环状存储器单元、导电柱及安置于所述环状存储器单元与所述导电柱之间的电极材料，其中所述环状存储器单元可经配置以充当选择器装置及存储器元件；交替多个电极平面及多个电介质材料的堆叠，其中所述环状存储器单元可在所述多个电极平面的电极平面中对准；及开口，其穿过所述堆叠，其中所述存储器列经安置于所述开口中。
根据本发明的实施例的另一实例设备可包含：电极平面；导电柱阵列，其经安置穿过所述电极平面；及存储器单元阵列，其形成为围绕所述导电柱阵列的所述导电柱的同心环，其中所述存储器单元阵列可在与所述电极平面相同的平面中对准，其中所述存储器单元阵列可经配置以充当选择器装置及存储器元件。
根据本发明的实施例的实例方法可包含：接收对应于导电柱阵列中的导电柱的第一地址；接收对应于电极平面堆叠中的电极平面的第二地址；将所述导电柱耦合到第一电压；将所述电极平面耦合到第二电压；及通过所述第一电压与所述第二电压之间的差偏置耦合于所述导电柱与所述电极平面之间的存储器单元，其中所述存储器单元可经配置以充当选择器装置及存储器元件。
根据本发明的实施例的另一实例方法可包含：形成交替电极平面及电介质层的堆叠；在所述堆叠中形成开口；在所述开口中形成存储器材料的保形层；及在所述保形层上方使用导电柱填充所述开口。
附图说明
图1是根据本发明的实施例的三维存储器阵列的部分的等角视图。
图2A是根据本发明的实施例的三维存储器阵列的一部分的俯视图。
图2B是在图2A中展示的三维存储器阵列的部分的字线视图。
图2C是在图2A中展示的三维存储器阵列的部分的位线视图。
图3A是根据本发明的实施例的部分制造存储器阵列的一部分的示意说明。
图3B是根据本发明的实施例的一部分制造存储器阵列的一部分的示意说明。
图3C是根据本发明的实施例的存储器阵列的一部分的示意说明。
图4是根据本发明的实施例的阈值电压的电压图。
图5是根据本发明的实施例的写入脉冲电压的电压图。
图6是根据本发明的实施例的三维存储器阵列的一部分的功能图。
图7是根据本发明的实施例的存储器的功能框图。
具体实施方式
在下文中陈述特定细节以提供本发明的实施例的充分理解。然而，所属领域的技术人员将清楚本发明的实施例可在没有这些特定细节的情况下加以实践。此外，在本文中描述的本发明的特定实施例通过实例提供且不应用于将本发明的范围限于这些特定实施例。在其它例子中，众所周知的电路、控制信号、时序协议及软件操作未经详细展示以免不必要地混淆本发明。
包含多个存储器单元的三维存储器阵列可使用充当选择器装置及存储器元件的存储器单元实施。在一些实施例中，存储器单元可为电极之间的单个材料。此可促进用于三维存储器阵列的简化架构及/或其它存储器架构。简化架构可需要较少材料、层及/或结构，此可减少制造期间的处理步骤。可将逻辑状态写入到存储器单元以存储逻辑状态。逻辑状态可对应于一或多个数据位。可施加不同极性的电压以将逻辑状态写入到存储器单元。可通过施加单个极性的电压来读取存储器单元。写入及读取协议可利用由不同极性导致的存储器单元的不同阈值电压。存储器单元可需要较短、较低功率脉冲以读取及写入。在一些实施例中，存储器单元可包含硫属化物。硫属化物在读取及/或写入期间可不经历相变。
图1是根据本发明的实施例的三维(3D)存储器阵列100的一部分的等角视图。存储器阵列100可包含一或多个电极平面110。电极平面110可由电介质材料层分开。交替电极平面110及电介质材料形成堆叠。存储器列150经安置于堆叠中的开口155中。存储器列150包含导电柱120、电极圆柱体130及存储器材料115。存储器单元140由存储器材料115形成。存储器单元140为环状且与相应电极平面110相关联。每一相应电极平面110的存储器单元140可沿着存储器列150垂直对准。在一些实施例中，与相应电极平面110相关联的存储器单元140在与相应电极平面110相同的平面中对准。通过在相同平面中对准，此意味着存储器单元140的至少一部分经安置于沿着电极平面110的至少一部分的存储器列150的长度的重叠位置处。在一些实施例中，整个存储器单元140可在电极平面110的平面中对准。在一些实施例中，存储器单元140可具有等于或小于电极平面110的厚度的厚度。在一些实施例中，存储器单元140的一部分可延伸于电极平面110的平面的上方及/或下方。在一些实施例中，存储器单元140可具有大于电极平面110的厚度的厚度。
在图1的实施例中，存储器列150的导电柱120、电极圆柱体130及存储器材料115经形成为同心圆柱体。在一些实施例中，导电柱120、电极圆柱体130及存储器材料115可经形成为其它同心形状。存储器材料115可包含硫属化物。在一些实施例中，所述硫属化物材料可为相变材料。在一些实施例中，存储器材料115可包含三元组合物，其可包含硒(Se)、砷(As)及锗(Ge)。在一些实施例中，存储器单元115可包含四元组合物，其可包含碲(Te)、Se、As及Ge。也可使用其它材料。在一些实施例中，存储器材料115可经选择性地沉积于与电极平面110相同的平面中以形成存储器单元140。此替代实施例在图1中展示为存储器列180。如使用存储器列180展示，存储器材料115可能并未延伸行150的整个长度。
图2A到C是在图1中展示的3D存储器阵列100的部分的说明。图2A是3D存储器阵列100的部分的俯视图。虽然图2A说明一个电极平面110，但将了解，存储器阵列100可包含额外电极平面110。参考图2A，存储器列150延伸到页中，如由读者所观察。在图1、2B及2C中可见延伸穿过3D存储器阵列100的存储器列150。由于形成于电极平面110及电介质材料的堆叠中的开口155中的存储器列150(图1)，环状存储器单元140(在图2B及2C中展示)在电极平面110中对准。如先前论述，存储器单元140是由存储器材料115形成且在电极平面110的平面中可为环状。尽管在图1及2A到C中说明的实施例中展示为环状，但存储器材料115可经形成为其它形状(例如，矩形、椭圆形、不规则)。
存储器材料115可耦合到一或多个电极平面110以形成存储器单元140。存储器材料115可进一步耦合到导电柱120。导电柱120可延伸穿过电极平面及电介质材料的堆叠。即，其将延伸到页中，如由读者所观察。在图1、2B及2C中可见延伸穿过堆叠的导电柱120，其中导电柱120平行于页平面延伸。尽管在图1及2A到C中说明的实施例中展示为圆柱状，但导电柱120可经形成为其它形状(例如，矩形、椭圆形、不规则)。在一些实施例中，存储器材料115可经由电极圆柱体130耦合到导电柱120。在一些实施例中，电极圆柱体130可包括势垒材料。电极圆柱体130可类似于存储器材料115及导电柱120而延伸到电极平面110及电介质材料的堆叠中。尽管在图1及2A到C中展示为环状，但电极圆柱体130可经塑形以与导电柱120的外表面保形。
如在图2A中展示，3D存储器阵列100可包含被存储器材料115包围的多个导电柱120。导电柱120及存储器材料115可经布置成网格及/或其它阵列图案。在一些实施例中，导电柱120可耦合到存储器存取线(例如，字线及位线)。如在图2A中展示，导电柱120可布置在字线(WL)105方向及位线(BL)125方向上。尽管在本文中使用术语字线及位线，但应理解，字线及位线两者可一般地操作且称为存储器存取线。术语字线及位线并不意味着具限制性而在本文中用于协助读者理解描述中参考何种存储器存取线。如在图2A中展示，WL 105水平地延伸，且BL 125垂直地延伸。电极平面110中的每一者可耦合到一或多个存储器存取线。在一些实施例中，电极平面110耦合到字线且柱120耦合到位线。可使用将存储器存取线耦合到3D存储器阵列100的其它配置。
图2B是在图2A中展示的存储器阵列100的字线视图。图2B中的视图是由图2A中的标记为WL’-WL”的虚线指示的平面。在图2A中展示的视图对应于图2B中的标记为P’-P”的虚线。图2C是在图2A及2B中展示的存储器阵列100的位线视图。图2C中的视图是由图2A及2B中的标记为BL’-BL”的虚线指示的平面。在图2B及2C中展示的视图中可见多个电极平面110。存储器阵列100可包含任何数目个电极平面110。在一些实施例中，电极平面110可彼此平行。电极平面110可由电介质材料135的层分开。存储器材料115可具有与电极平面110的平面对准的存储器单元140。在一些实施例中，存储器单元140为环状。在一些实施例中，存储器单元140可具有对应于电极平面110的厚度的垂直厚度。电极平面110之间的垂直距离可足以防止存储器材料115中与每一电极平面110对准的存储器单元140彼此干扰。此可促进使用存储器列150以提供存储器单元140而无需沿着存储器材料115在存储器单元140之间形成隔离区域。
在图2A到C中说明的实施例中，图2C由于字线方向及位线方向上的对称而与图2B相同。然而，在一些实施例中，例如当阵列在字线方向与位线方向之间并不对称时，沿着字线及位线的视图可不相同。
可通过各种薄膜技术形成在图1及2A到C中展示的存储器阵列100，所述薄膜技术包含(但不限于)：旋涂、毯覆式涂布、化学气相沉积(CVD)(例如低压CVD)、等离子体辅助化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体辅助ALD、物理气相沉积(PVD)、热分解及/或热生长等等。替代地，材料可就地生长。虽然在本文中描述及说明的材料可经形成为层，但所述材料并不限于此且可以其它三维配置形成。
图3A到C展示在不同制造步骤的存储器阵列100的一部分。如在图3A中展示，电极平面110及电介质材料135可经沉积为交替层以形成堆叠。电极平面110可由金属材料、多晶硅材料及/或其它导电材料形成。电介质材料135可为氧化物或其它合适绝缘材料。电极平面110及/或电介质材料135可为薄膜。如在图3B中展示，可在电极平面110及电介质材料135的堆叠中形成开口155。开口155可通过蚀刻、研磨及/或其它已知技术形成。在一些实施例中，可采用掩模以对准堆叠上的开口155。如在图3C中展示，可在电极平面110及电介质材料135的堆叠中的开口155中形成存储器列150。可在开口中形成保形层以形成存储器材料115。可由第二保形层形成电极圆柱体130，且形成导电柱120以填充剩余开口。在一些实施例中，可省略电极圆柱体130。替代地，可使用存储器材料115填充开口155，接着在存储器材料115中形成第二组开口。可使用电极圆柱体130填充第二组开口且在电极圆柱体130中形成第三组开口。可填充第三组开口以形成导电柱120。也可使用形成开口与在开口内沉积保形层的组合。接着，可将导电柱120及电极平面110耦合到包含于存储器阵列中的存储器存取线。
在一些实施例中(在图3A到C中未展示)，在形成开口155之后可在电极平面110中的每一者中形成凹槽。可在凹槽中选择性地形成存储器材料115的保形层。在一些实施例中，此可在与电极平面110相同的平面中选择性地提供存储器材料115而未在与电介质材料135相同的平面中提供存储器材料115。
可通过写入操作写入存储器单元140以存储至少两个不同逻辑状态(例如，‘1’、‘0’)中的一者。在一些实施例中，存储器材料115可包含多个存储器单元140且可独立写入存储器单元140中的每一者以存储至少两个逻辑状态中的一者。在一些实施例中，可由存储器单元140的不同阈值电压(VTH)定义不同逻辑状态。由存储器单元140展现的阈值电压可基于在写入操作期间施加到存储器单元115的写入脉冲的极性且基于在读取操作期间施加到存储器单元140的读取脉冲的极性。可使用电极平面110及导电圆柱体120将写入脉冲及读取脉冲施加到存储器单元140。
在一些实施例中，存储器单元140可经配置为电极平面110与导电圆柱体120之间的二端装置。可通过以第一极性跨越存储器单元140施加电压(例如，写入脉冲)将第一逻辑状态写入到存储器单元140。可通过以第二极性跨越存储器单元140施加电压(例如，写入脉冲)将第二逻辑状态写入到存储器单元140，第二极性可与第一极性相反。通过跨越端子施加电压(例如，读取脉冲)来读取存储器单元140。可始终使用相同极性读取存储器单元140。举例来说，在一些实施例中，通过以第一极性跨越存储器单元140施加电压来读取存储器单元140。在其它实施例中，通过以第二极性跨越存储器单元140施加电压来读取存储器单元140。当使用与写入存储器单元140所使用的电压极性相同的电压极性读取存储器单元140时，存储器单元140可展现第一VTH。当使用与写入存储器单元140所使用的电压极性相反的电压极性读取存储器单元140时，存储器单元140可展现第二VTH。可使用不同阈值电压表示不同逻辑状态。
当存储器单元140是二端装置时，端子之间的电压的相对值确定跨越存储器单元140施加的量值及极性。举例来说，提供3V的电压到导电圆柱体120且提供0V的电压到电极平面110施加与提供6V的电压到导电圆柱体120且提供3V的电压到电极平面110相同的量值及极性。如在本文中使用，顺向极性指示导电圆柱体120设置在高于电极平面110的电压而逆向极性则指示导电圆柱体120设置在低于电极平面110的电压。然而，“顺向”极性及“逆向”极性的使用是通过实例，且本发明的实施例不限于在本文中描述的所述特定极性方向。
图4是根据本发明的实施例的针对存储器单元的两个逻辑状态State1、State0的阈值电压VTH1、VTH0的电压图400。存储器单元的阈值电压是读取存储器单元时观察到的阈值电压。可使用与每次读取相同的极性(例如，以顺向极性)的读取电压读取存储器单元。当以与读取电压相同的极性写入到存储器单元时，可在存储器单元中观察到VTH1。举例来说，可以顺向极性写入到存储器单元且接着以顺向极性读取。VTH1可对应于逻辑State1。相反地，当以与读取电压相反的极性写入到存储器单元时，可在存储器单元中观察到VTH0。举例来说，可已以逆向极性写入到存储器单元且接着以顺向极性读取存储器单元。VTH0可对应于逻辑State0。如由图4说明，在一些实施例中，相较于以相同极性写入及读取的存储器单元，可针对以相反极性写入及读取的存储器单元观察不同阈值电压。
图5是根据本发明的实施例的两个写入脉冲505、510的电压图500。写入脉冲505、510可用于在写入操作期间将逻辑状态写入到存储器单元(例如在图1及2A到C中展示的存储器单元140)。可通过将第一电压提供到导电柱且将第二电压提供到电极平面来施加写入脉冲。施加到存储器单元的所得电压是第一电压与第二电压之间的差。写入脉冲可为与读取脉冲相同的持续时间。在一些实施例中，持续时间是10ns到50ns。在一些实施例中，持续时间是1ns到100ns。在一些实施例中，写入到存储器单元可耗费与读取存储器单元相同的时间。
写入脉冲的极性可为第一极性或第二极性(例如，顺向或逆向)。写入脉冲505可以第一极性施加电压VW1到存储器单元(例如，处于6V的导电圆柱体及处于0V的电极平面)。写入脉冲505的极性可与读取脉冲的极性相同。此可将第一逻辑状态(State1)写入到存储器单元。如在图4中展示，当写入脉冲505将State1写入到存储器单元时，存储器单元在读取时展现阈值电压VTH1。
写入脉冲510可以第二极性施加电压VW0到存储器单元(例如，处于-6V的导电圆柱体及处于0V的电极平面)。写入脉冲510可具有与写入脉冲405及读取脉冲相反的极性。写入脉冲510可将第二逻辑状态(State0)写入到存储器单元。如在图4中展示，当写入脉冲510将State0写入到存储器单元时，存储器单元在读取时展现阈值电压VTH0。
在一些实施例中，VW0及VW1可具有相同电压量值。在一些实施例中，VW0及VW1可具有不同量值。VW0及VW1的量值可经选择以分别大于或等于State0及State1的阈值电压VTH0及VTH1的较大者。举例来说，|VW0|＝|VW1|＝6V，VTH1＝4.5V，且VTH0＝5.5V。在一些实施例中，写入脉冲可具有与读取脉冲相同的量值。在一些实施例中，写入脉冲可具有大于读取脉冲的量值。
如在图4到5中说明，可至少部分基于经施加以写入到存储器单元的电压极性及随后经施加以读取存储器单元的电压极性而将在读取操作期间的存储器单元的所观察阈值电压设置到不同阈值电压。不同阈值电压可用于对应于不同逻辑状态。在一些实施例中，存储器单元可充当二端阈值切换类型装置。即，在低于阈值电压下，装置‘关闭’且传导较少或不传导电流。在高于阈值电压下，装置‘开启’且传导电流及/或高于阈值电流的电流。由使用特定脉冲极性读取及写入导致的不同阈值电压可允许存储器单元充当选择器装置及存储器元件两者。此可促进使用具有较不复杂架构的存储器阵列。
图6是根据本发明的实施例的3D存储器阵列600的一部分的功能图。存储器单元在图6中标记为SMD。如在一些实施例中，SMD代表“选择器及存储器装置”，存储器单元充当选择器装置及存储器元件两者。为写入到存储器阵列的存储器单元，可经由存储器存取线选择性地标定单个导电柱及单个电极平面。此可促进寻址及写入到3D存储器阵列600的每一个别存储器单元。首先，所有导电柱及电极平面可耦合到共同电压(例如，接地)。为使用+VP的正极性(例如，在图5中展示的VW1)写入到目标单元，可将存储器单元的导电柱偏置到+VP/2且可将所要电极平面偏置到-VP/2。目标存储器单元可经历+VP的偏置电压。剩余非目标存储器单元可经受+/-VP/2或未经受偏置。为使用-VP的负极性(例如，在图5中展示的VW0)写入到目标单元，可将存储器单元的导电柱偏置到-VP/2且可将所要电极平面偏置到+VP/2。目标存储器单元可经历-VP的偏置电压。剩余非目标存储器单元可经受+/-VP/2或未经受偏置(例如，0V)。
可通过使用电压VR偏置目标单元而以类似方式读取所述目标单元，但可针对所有读取操作始终使用相同极性偏置目标单元。如先前论述，VR可等于、小于或大于VP。在一些实施例中，VR可高于VTH1且低于VTH2。在一些实施例中，可在写入操作期间使用寻址导电柱与寻址电极平面之间的类似电压分割。剩余非目标存储器单元可经受+/-VR/2或未经受偏置(例如，0V)。
在一些实施例中，选择耦合到存储器存取线的单个导电柱及单个电极平面以选择存储器单元可使用解码电路(未展示)的三个层级以解码地址信息。地址信息可对应于特定存储器单元。在一些实施例中，可由解码电路从存储器控制器(未展示)接收地址信息。电路的两个层级可用于选择导电柱。导电柱可包含于导电柱的二维阵列中。用以选择导电柱的解码电路可类似于用于二维存储器阵列的解码电路。解码电路的第三层级可用于选择电极平面。可使用其它解码电路配置。举例来说，电极平面可经配置以对应于字线，且导电柱经配置以对应于位线。
图7说明根据本发明的实施例的存储器700。存储器700包含具有经配置以存储数据的多个存储器单元的存储器阵列760。可通过使用各种信号线、字线(WL)及位线(BL)在阵列中存取存储器单元。存储器单元可为非易失性存储器单元(例如相变存储器单元)或大体上可为任何类型的存储器单元。存储器单元可为经配置以存储一个数据位的数据的单电平单元。存储器单元也可为经配置以存储一个以上数据位的数据的多电平单元。
命令、地址信息及写入数据可作为通过I/O总线728传输的循序输入/输出(I/O)组提供到存储器700。类似地，可通过I/O总线728从存储器700提供读取数据。可通过数据选通总线730传输数据选通信号DQS。可使用DQS信号以提供用于将数据传送到存储器或从存储器传送数据的时序信息。I/O总线728连接到I/O控制电路720，I/O控制电路720在I/O总线728与内部数据总线722、内部地址总线724及内部命令总线726之间路由数据信号、地址信息信号及其它信号。可通过I/O控制电路720将地址信息提供到地址寄存器725以供临时存储。I/O控制电路720通过状态寄存器总线732耦合到状态寄存器734。可响应于提供到存储器700的读取状态命令由I/O控制电路720提供由状态寄存器734存储的状态位。状态位可具有相应值以指示存储器及其操作的各种方面的状态条件。
存储器700还包含控制逻辑710，控制逻辑710在外部(例如，CE#、CLE、ALE、CLK、W/R#及WP#)或通过命令总线726接收数个控制信号以控制存储器700的操作。命令寄存器736耦合到内部命令总线726以存储由I/O控制电路720接收的信息且将信息提供到控制逻辑710。控制逻辑710可通过(例如)状态寄存器总线732进一步存取状态寄存器734以随着状态条件改变而更新状态位。控制逻辑710进一步耦合到就绪/忙碌电路738以控制可由存储器700提供的就绪/忙碌信号R/B#的值(例如，逻辑值)以指示存储器是否准备好操作或忙碌。控制逻辑710可经配置以将内部控制信号提供到存储器700的各种电路。举例来说，响应于接收存储器存取命令(例如，读取及写入)，控制逻辑710可提供内部控制信号以控制各种存储器存取电路以执行存储器存取操作。各种存储器存取电路在存储器存取操作期间使用，且可大体上包含电路，例如行及列解码器、信号线驱动器、数据寄存器780及高速缓冲寄存器770、I/O电路以及其它。
地址寄存器725将块-行地址信号提供到行解码器740且将列地址信号提供到列解码器750。行解码器740及列解码器750可用于选择存储器单元的块以用于存储器操作(例如，读取及写入操作)。行解码器740及/或列解码器750可包含一或多个信号线驱动器，所述一或多个信号线驱动器经配置以将偏置信号提供到存储器阵列760中的存取线的一或多者(例如，存储器阵列760的BL及WL)。在一些实施例中，地址寄存器725可将分离电极平面地址提供到电极平面解码器790。在一些实施例中，可将电极平面地址编码在行地址及/或列地址中。
对于写入操作，在行地址信号已施加到地址总线724之后，I/O控制电路720将写入数据信号路由到高速缓冲寄存器770。写入数据信号按各自具有对应于I/O总线728的宽度的大小的连续组存储于高速缓冲寄存器770中。高速缓冲寄存器770循序地存储用于阵列760中的存储器单元的一整行或页的写入数据信号组。所存储写入数据信号的全部接着用于写入由通过地址总线724耦合的块-行地址选择的阵列760中的存储器单元的一行或页。以类似方式，在读取操作期间，来自由通过地址总线724耦合的块行地址选择的存储器单元的一行或块的数据信号经存储于数据寄存器780中。数据寄存器780及高速缓冲寄存器770可充当用于一些页操作的单个寄存器。举例来说，存储于数据寄存器780中的数据也可存储于高速缓冲寄存器770中。接着通过I/O控制电路720将在大小上对应于I/O总线728的宽度的数据信号组从数据寄存器780及/或高速缓冲寄存器770循序地传送到I/O总线728。
在一些实施例中，在对存储器阵列760的存储器单元的写入操作期间，可将第一电压(例如，0V)提供到所选择的导电柱且将第二电压提供到所选择的电极平面。存储器单元可在所选择的导电柱与电极平面的相交点处。基于待存储于对应于所选择的导电柱及电极平面的地址处的逻辑状态(例如，针对‘1’的-6V及针对‘0’的+6V)，第二电压可高于或低于提供到导电柱的电压。在一些实施例中，在写入操作期间，基于待存储于所述地址处的逻辑状态，可始终将特定电压提供给所选择的导电柱，且可将高于或低于导电柱的电压的电压提供给电极平面。
在一些实施例中，在对存储器单元的读取操作期间，可将第一电压(例如，0V)提供到所选择的导电柱且将第二电压(例如，-5V、+5V)提供到所选择的电极平面。存储器单元可在所选择的导电柱与电极平面的相交点处。第二电压可大于或小于提供到导电柱的第一电压，然而第二电压可针对每个读取操作提供相同电压极性。可由耦合到所选择的导电柱的感测放大器感测存储器单元的逻辑状态。可将存储器单元的感测到的逻辑状态提供到数据寄存器780。
根据本发明的实施例的存储器可用于多种电子装置中的任一者中，包含(但不限于)计算系统、电子存储系统、相机、电话、无线装置、显示器、芯片组、机顶盒或游戏系统。
从前述内容将了解，尽管已在本文中针对说明的目的描述本发明的特定实施例，但在不偏离本发明的精神及范围的情况下可进行各种修改。因此，本发明除如由所附权利要求书限制外不受限制。