ESD装置的触点阵列优化的制作方法

本公开大体上涉及半导体装置及其制造方法的领域，且更确切地说，无限制，涉及静电放电(esd)保护电路中的触点阵列优化。

背景技术：

无限制，在制造esd保护电路的情境中提供下文。静电放电(esd)是半导体装置的设计、制造和利用中的持续问题。举例来说，对集成电路(ic)和其它电子装置的esd暴露的主要来源是来自人体(例如如由“人体模型”或hbm描述)。在此情形中，当封装式ic被带静电(例如走过地毯)的人拿着时，获得电荷。举例来说，150pf的身体电容上可感应约0.6μc的电荷，例如在约100ns内，产生4kv或更大的静电电位以及到ic的若干安培的放电峰值电流。esd的第二来源是来自金属物体(例如如由“机器模型”或mm描述)，其表征为较大电容、较低内阻以及与hbmesd来源相比具有显著较高的上升时间和电流电平的瞬变。第三来源由“被充电装置模型”(cmd)描述，其中ic本身变为在与hbm和mmesd来源相反的方向上，在小于500ps的上升时间内，充电和放电到接地。此外，电路操作期间的不同类型的电气过度应力在专用于如机顶盒、汽车系统、移动和手持型装置、膝上型计算机和桌上型计算机等特定应用的标准中定义。

在esd事件期间，电流通常在暴露于ic芯片外部的一或多个引脚或垫之间放电。此类esd电流通过ic中的易损坏的电路从所述垫流到接地，所述电路可能不是设计成运载此类电流的。已经使用许多esd保护技术来减少或减轻ic装置中的esd事件的不利影响。通常，针对ic的常规esd保护方案使用外围电路，通过提供到接地的低阻抗路径，来将esd电流从装置的引脚或垫运载到接地。以此方式，esd电流流经保护电路，而不是流经芯片中的较易感电路。

随着ic设计不断发生进步，包含不断缩小的线几何形状，也在不断地探寻esd保护技术和电路的改进。

技术实现要素：

以下呈现简化概述，以便提供对本发明的一或多个方面的基本理解。此概述并非本发明的广泛综述，且既无意识别本发明的关键或重要元件，也无意划定其范围。实际上，概述的主要目的是以简化形式呈现本发明的一些概念，作为稍后呈现的更详细描述的序言。

一方面，公开一种在esd装置工艺流程中操作的半导体制造方法的实施例。所要求的实施例尤其包括：根据选定工艺技术在半导体衬底中形成有源区域作为esd保护电路的一部分；以及在所述有源区域之上形成电介质层。可提供具有对应于多个触点孔口的特征的触点阵列层掩模，其中以选定方式来修改所述特征。接着使电介质层图案化来使用触点阵列层掩模在与所述有源区域重叠至少一部分中限定、形成或以其它方式产生多个触点孔口。在一实施例中，所述触点孔口各自具有基于esd保护参数(例如与瞬变电流密度有关的电气参数等)的大小和/或形状。沉积和处理合适的金属组合物来填充多个触点孔口，以便提供有源区域与沉积在电介质层之上的金属层之间的导电路径。

另一方面，公开一种集成电路或装置的实施例。所要求的实施例尤其包括：根据选定工艺技术在半导体衬底中形成有源区域作为esd保护电路的一部分；以及电介质层，其形成于所述有源区域之上。金属层安置于所述电介质层上。触点结构形成于有源区域与金属层之间，所述触点结构具有穿过电介质层图案化且填充有金属组合物的触点孔口，以提供有源区域与金属层之间的导电路径，所述触点孔口各自具有基于esd保护电路的esd保护参数的大小。在一个实施方案中，触点孔口可在选择性地(再)大小设计、(再)整形和布局等中优化，以提供与动态电流，例如包含瞬变电流密度参数等中的至少一者有关的增加的esd保护性能。

附图说明

本发明的实施例借助于实例而非作为限制在附图的各图中说明，在附图中，相同参考指示相似元件。应注意，对本发明中的“一”或“一个”实施例的不同参考未必是参考同一实施例，且此类参考可意指至少一个。另外，当结合一实施例来描述一特定特征、结构或特性时，应理解，无论是否予以明确地描述，结合其它实施例来实现此特征、结构或特性均在所属领域的技术人员的知识范围内。

为了说明本发明的一或多个示范性实施例，将附图并入到说明书中且形成说明书的部分。将从以下详细[具体实施方式]理解本发明的各种优点和特征，[具体实施方式]结合所附权利要求书且参考附图进行，在图中：

图1a是其中可实践本发明的一或多个实施例的具有esd保护电路的实例集成电路、半导体装置或其部分的3维横截面图；

图1b是图1a的集成电路的一部分的横截面图，其说明根据选定工艺或制造技术的实例流程中的后段制程(beol)工艺步骤，其中可根据本发明的实施例提供优化的触点阵列设计；

图2是根据本发明的实施例的实例工艺的流程图；

图3描绘根据选定工艺技术的常规触点孔口阵列；

图4a-1描绘根据本发明的教示的可用于个别触点孔口的实例设计方案；

图4a-2到4h描绘本发明的用于改进esd保护性能的优化触点孔口设计的实例实施例；以及

图5是根据本发明的实例实施例的触点孔口阵列的一部分的sem视图的再现。

具体实施方式

参考附图描述本发明，其中相同的参考标号通常始终用于指代相同的元件。图式未按比例绘制且仅提供用于说明本发明。下文参考用于说明目的的实例应用来描述本发明的若干方面。应理解，陈述众多具体细节、关系和方法以提供对本发明的理解。然而，相关领域的技术人员应易于认识到，本发明可在无所述具体细节中的一或多个的情况下或利用其它方法实践。在其它情况下，未详细示出众所周知的结构或操作以避免混淆本发明。本发明不受动作或事件的说明次序限制，因为一些动作可以与其它动作或事件按不同次序发生和/或同时发生。此外，根据本发明方法的实施不需要所有所说明的动作或事件。

在以下描述中，可参考附图，其中某些方向术语，例如“上部”、“下部”、“顶部”、“底部”、“左手”、“右手”、“前侧”、“后侧”、“垂直”、“水平”等可与参考正描述的图式或其说明性元件的定向使用。由于实施例的组件可位于多个不同定向上，因此方向性术语出于说明目的使用且不具限制性。同样地，对被称作“第一”、“第二”等的特征的参考不指示任何特定次序、重要性等，且此类参考可加以必要修正可互换，取决于情境、实施方案等。应理解，在不脱离本发明的范围的情况下，可利用其它实施例并且可进行结构或逻辑改变。除非另有具体注释，否则本文中所描述的各种示范性实施例的特征可彼此组合。

如在本说明书中所使用，术语“耦合”、“电耦合”、“连接”或“电连接”并不意味着元件必须直接耦合或连接在一起。介入元件可提供于“耦合”、“电耦合”、“连接”或“电连接”的元件之间。

下文中所描述的实例半导体装置可包含或由例如si、sic、sige、gaas或有机半导体材料的半导体材料形成。半导体材料可实现为含有任何类型的ic的半导体晶片或半导体芯片，例如包含但不限于esd保护电路。半导体芯片可进一步包含并非半导体的无机和/或有机材料(例如绝缘体，例如电介质层、塑料或金属等)。

现参看图式，且更明确地说，参考图1a，其中示出说明具有其中可实践包含触点阵列优化方案的本发明的一或多个实施例的esd保护电路118的实例半导体装置或其部分100的横截面表示的3维视图。在一个实施方案中，esd保护电路118可形成为包含lr-lc二极管(例如背靠背连接的齐纳二极管)的双向二极管，其可使用为制造各种类型的瞬态电压抑制器(tvs)装置而指定和/或标准化的一类工艺技术来构造。如所属领域的技术人员将认识到，此类工艺技术可包括取决于铸造和特定制造工艺的工艺步骤的特定序列，其可分组为一系列前段制程(feol)步骤，借着是一组后段制程(beol)步骤。半导体装置100可包含n型衬底102，其具有例如大于1x10¹⁸cm^-3的平均掺杂剂密度。衬底102可为(例如)批量硅晶片的一部分。半导体装置100包含安置于衬底102上的硅基半导体材料的轻掺杂n型层104，例如经磷掺杂的结晶硅。n型层104的厚度可为约1微米到5微米，且可具有小于1x10¹⁶cm^-3的平均掺杂剂密度。n型层104可为形成于衬底102上的外延层。半导体装置100还包含安置于n型层104上的硅基半导体材料的轻掺杂p型层106，例如经硼掺杂的结晶硅。p型层106的厚度可为3微米到8微米，且可具有小于1x10¹⁵cm^-3的平均掺杂剂密度。p型层106可为形成于n型层104上的外延层。

一或多个隔离结构108横向隔离lr-lc二极管114的区域，且横向隔离形成为半导体装置100的一部分的并行二极管116的区域。隔离结构108可为深沟槽隔离结构108，其具有电介质衬垫110以及所述电介质衬垫110上的多晶硅(polycrystallinesilicon)(被称作多晶硅(polysilicon))场板112，如图1a中所描绘。隔离结构108的其它物理形式在本实例的范围内。应了解，lr-lc二极管114和并行二极管116形成为双向二极管118的组件。

p型埋层120安置于lr-lc二极管114中，从p型层106穿过n型层104延伸到衬底102。在图1a中用p型埋层120中的虚线来描绘n型层104。p型埋层120具有大于1x10¹⁷cm^-3的峰值掺杂剂密度。p型埋层120可横向跨lr-lc二极管114延伸，如图1a中所描绘。n型区122安置于lr-lc二极管114中，在p型层106中。n型区122可为延伸到p型层106的顶部表面124的n型阱122。n型区122可包含厚度至少为约100纳米的较轻掺杂的外部部分126，其使p型层106与被较轻掺杂的外部部分126环绕的较重掺杂的内部部分128接触。举例来说，较轻掺杂的外部部分126可具有1x10¹⁶cm^-3到1x10¹⁷cm^-3的平均掺杂剂密度。较重掺杂的内部部分128可具有例如1x10¹⁷cm^-3到3x10¹⁹cm^-3的平均掺杂剂密度。

lr-lc二极管114的第一pn结130形成于p型埋层120与n型衬底102之间的边界处。第二pn结132同样地形成于p型层106与n型区122之间的边界处。第一pn结130和第二pn结132形成背靠背串联连接。p型区134，例如p型阱134，安置于并行二极管116中的p型层106中，延伸到p型层106的顶部表面124。在实例实施例中，p型区134与n型层104之间可存在至少一微米的垂直间隔。p型区134可跨并行二极管116延伸，如图1a中所描绘，或可从隔离结构108凹入。p型区134具有至少1x10¹⁷cm^-3的平均掺杂剂密度，且可提供到并行二极管116的所要低电阻触点。并行二极管116的第三pn结136形成于n型层104和p型层106的边界处。lr-lc二极管114中的p型埋层120并不延伸到并行二极管116中。双向二极管118的第一端子138可借助于适当的触点结构和金属化电连接到lr-lc二极管114的n型区122，且电连接到并行二极管116的p型区134，如下文将额外详细陈述。以类似方式，第二端子140可电连接到衬底102，可能包括另一合适的触点结构。在双向二极管118的操作期间，相对于第二端子140在第一端子138上为正的电压偏移使并行二极管116正向偏压，且因此通过并行二极管116分流。相对于第二端子140在第一端子138上为负的电压偏移使第二pn结132正向偏压，且导致lr-lc二极管114中的第一pn结130中的击穿，且因此通过lr-lc二极管114分流。

图1b是图1a的半导体装置或集成电路100的一部分的横截面图，在根据选定工艺或制造技术的实例流程中示出相对于多个后段制程(beol)工艺步骤的额外细节，其中可根据本发明的实施例提供优化的触点阵列设计。如上所述，在tvs半导体装置100的制造中，可根据前段制程工艺流程(feol)来形成分别包括n型和p型阱126/128和134的有源区域。一般来说，beol工艺流程可涉及将电介质层(例如金属前电介质或pmd层)提供到电隔离有源区域，其可在此后使用已知技术(例如化学机械打磨(cmp)工艺)处理到所要的厚度。在需要有源区域与金属层之间的电气连接性的情况下，具有符合特定设计规则的特征的触点层掩模可用于产生穿过上覆有源区域的电介质层的多个洞或孔口，其可用适当的金属或金属组合物来填充或插入。此后，可使用例如物理/化学气相沉积(p/cvd)等技术来形成金属化层。一些beol工艺流程可涉及多于一个金属层，其各自通过合适的绝缘(例如金属间电介质层)与其邻近金属层分离，其可通过通孔结构互连。适当厚度的最终钝化层或保护外涂层(po)可形成于集成电路之上，以提供对外部环境条件的防御。

如图1b的实例横截面图中所说明，厚度约数千埃的电介质层195可使用已知技术形成于n阱和p阱区域128、134之上。举例来说，电介质层195可包括厚度约5,000到25,000埃的膜，其包含选自氮化硅、氮氧化物、氧化硅等的组合物的一或多个层。参考标号191a是指具有多个触点孔(或更一般化地说，孔口)的触点阵列结构，所述触点孔在电介质层195的一部分中图案化，且插入有合适的金属，安置于n阱区域128与金属层197的重叠部分193a之间。同样地，参考标号191b是指另一触点阵列结构，其具有形成于p阱区域134与金属层197的另一重叠部分193b之间的另外多个插入触点孔。根据实例工艺流程，填充形成于电介质层195中的所述多个触点孔口的金属组合物可包括钨(w)和基于钨的组合物，但应理解，在本发明的范围内，还可使用其它金属、金属化合物和组合物。在实例实施方案中，可使用例如铝、铜等金属形成金属层197，其可具有合适的厚度，例如约1.5到5微米。

如所属领域的技术人员将认识到，可通过使用例如光致抗蚀剂、图案化、蚀刻和光致抗蚀剂去除等标准光刻工艺，将触点结构191a、191b的触点阵列孔口形成于电介质层195中，其中使用具有对应于阵列孔口的特征的适当布局的触点层掩模，其可在大小、形状、放置等方面为特定工艺流程和/或在特定工艺流程中指定。另外，正构造的半导体装置的物理布局以及相关联的特定工艺流程也可由一系列推荐布局参数(包含例如设计规则、关键尺寸或cd等)指定，以便确保可获得功能半导体裸片的令人满意的良率。

由此，通常特定针对特定半导体制造工艺的设计规则可在半导体装置的设计中用来检验特定工艺流程的掩模集合的正确性。通常，设计规则集合指定某些几何和连接性限制，来确保充足裕度以考虑半导体制造工艺中的变化，以便确保大多数零件正确地工作。大多数基本设计规则中的一些可包括线宽规则(指定设计中的任何形状的最小宽度)、间距规则(指定两个邻近物体之间的最小距离)、最小面积规则(指定物体的最小面积)等，其与工艺流程的单层(例如包含触点阵列层)有关。为了检验掩模集合的完整性，可基于通常以例如gds、oasis等格式提供的布局文件使用设计规则检查(drc)。

本发明的发明人已发现，例如上文所述的半导体装置100等tvs装置的触点阵列层的触点孔口可在大小设计、形状和布局等方面有利地优化，以便增强装置的esd性能，如在适用的标准化esd测试条件(例如用于esd评分的国际电工委员会的iec61000-4-2标准)下测试，同时仍满足与用于其制造的特定工艺技术相关联的设计规则。现参考图2，其中描绘根据本发明的实施例的用于制造ic半导体装置的实例优化方法200的流程图。在框202处，可根据选定工艺技术，在半导体衬底中形成有源区域(例如第一有源区域)作为esd保护电路的一部分。如前所述，此类有源区域可包括例如双向二极管结构的n阱区域、p阱区域等。在框204处，电介质层可形成于有源区域之上。在框206处，可提供具有对应于触点孔口的特征的触点阵列层掩模，其中如下文将详细陈述，以选定方式修改所述特征。此后，可使用具有经修改特征(例如几何物体的形状、放置等)的触点阵列层掩模来使电介质层图案化，以在与有源区域重叠的部分中限定、以其它方式形成多个触点孔口。优选的是，触点孔口各自具有基于esd保护参数(例如(例如与瞬变电流密度有关的电气参数等)的形状和/或大小，如在框208中陈述。沉积合适的金属组合物来填充多个触点孔口，以提供有源区域与沉积在电介质层之上的金属层之间的导电路径。在实例实施方案中，因此，可在大小设计、形状和布局中的至少一者方面优化触点孔口，以提供增加的esd保护性能，例如在标准esd评分测试中，将瞬变电流密度最大化等，如框210中所陈述。

现将在下文通过参考本专利申请案的其余绘制图式更详细陈述可在前述方法中使用的经修改触点阵列设计的各种实例实施例。

图3是根据选定工艺技术的常规触点孔口阵列300，其说明具有以行和列对准阵列排列的正方形形状的多个特征302。在典型实施方案中，触点孔口的大小可为0.43pm乘以0.43pm，如图4a-1中所说明。所属领域的技术人员将认识到，这些特征大小可指与触点阵列掩模相关联的布局文件中的所抽出的大小，而不是半导体材料中的实际打印特征(其可具有不同的大小和/或形状，归因于包含邻近效应等的光刻效应)。图4a-1还描绘根据本发明的实施例可用于个别触点孔口的两个实例设计方案。在一种变化形式中，个别触点孔口的形状仍可为正方形，但可具有放大的大小，如经修改的触点孔口405中所绘示。孔口的x和y方向尺寸两者可放大选定的量(例如δx、δy或这两者)，其中x和y方向可相对于为掩模提供的特定参考轴(例如参考晶片平面等)而取得。在一个实例实施方案中，经修改的触点孔口405可具有约0.62μm乘以0.62μm的大小。在另一变化形式中，与选定工艺技术中指定的惯例大小相比，个别触点孔口可在一个方向上放大，但在另一方向上不放大。在另一变化形式中，x和y方向尺寸两者均可放大，但放大不同的量，从而产生矩形几何形状，例如如经修改的触点孔口407中所示，其中x方向大小增加到(x+δx)μm，而y方向大小增加到x方向上的大小的倍数，即n(x+δx)μm。所属领域的技术人员将清楚地认识到，在本文所陈述的教示的范围内，可为个别触点孔口提供若干进一步变化和修改，例如不同几何形状、尺寸、切换x和y坐标的定向等。

在又另一变化形式中，可仅选择性地修改触点孔口阵列的孔口的子集而不是所有孔口。举例来说，在触点孔口以n×n或n×m阵列排列的情况下，可仅修改孔口的选定数目的行和/或选定数目的列，例如具有放大的形状。优选的是，可仅为沿阵列的一或多个外围边缘安置的孔口实施此类选择性大小放大，从而使所述阵列的内部区的孔口保持未经修改。在又另一变化形式中，可修改触点孔口阵列的布局，使得来自阵列的拐角或顶点(或多边形排列)的选定数目的孔口可完全去除，即，不含任何触点孔口，从而产生触点结构的经修改布局排列。举例来说，在触点孔口的正方形阵列中，四个拐角中的每一者均可不含触点孔口(相同数目或以其它方式)，使得可为实例触点结构获得大体上八边形的排列(或某一其它多边形排列)。

图4a-2到4h描绘可与上文所陈述的一或多个实施方案组合以潜在地改进半导体tvs装置的esd保护性能的优化触点孔口设计的再进一步实例实施例。在图4a-2的触点阵列实施例400a中，每一触点孔口406示出为放大的正方形(例如类似于图4a-1的触点孔口特征405。图4b描绘触点阵列排列400b，其中外围环形区414的触点孔口的子集(例如包括3个列410a和3个行410b)可放大一个数量的因子，而内部区域412的孔口可放大另一数量的因子。所属领域的技术人员在参考本文后将了解，改变阵列边缘触点孔口会影响阵列400b的所有触点孔口上的瞬变电流分布。

图4c中所示的触点阵列排列400c的进一步修改说明其中已修改阵列的拐角中的每一者且已放大触点孔口的大小的实施例。明确地说，不形成拐角三角翼形形状区域420a到420d中的选定数目的触点孔口，藉此某一数目的触点孔口留在三角翼形形状的基底区中，如由触点孔口群组422a到422d所示范。图4d描绘类似的触点阵列排列400d，其中阵列的相应拐角不含触点孔口，但所得的触点阵列包封在形成于经修改的触点阵列周围或沿经修改的触点阵列的外围形成从而环绕触点阵列的连续触点沟槽或孔口432中。虽然在图4d的触点阵列排列400d中将多边形连续触点沟槽432示出为包封经修改触点阵列的多边形布局，但图4e中示出包封形状更像圆形的经修改触点孔口阵列的圆形连续触点沟槽434。在进一步的实施例中，排列400d、400e的触点孔口302/406可包括如先前所论述的未经修改的孔口和/或放大或再成形的孔口，其中触点孔口的经修改阵列可成形为六边形形状、八边形形状、多边形形状、规则/不规则形状、圆形或大体圆形形状、椭圆或大体椭圆形状，或卵形形状等中的一者。

图4f中所示的触点阵列排列400f说明个别触点孔口再成形为以错开平铺布局放置的矩形孔口430。如上所述，此类矩形孔口的定向(和交错)可以若干方式旋转，从而产生不同的定向(例如水平或垂直对准)。在另一实施例中，此类错开阵列也可由各种形状的连续触点沟槽包封，其中所述连续触点沟槽沿阵列的外围定位，类似于图4d和4e中所示的排列。

在又另一实施例中，触点结构可形成为相对较少数目的触点孔口，其中的每一者可修改为具有特定几何形状(例如圆形、椭圆形、矩形、正方形、多边形等)的不断地延伸的特征(例如作为连续沟槽触点)。在图4g中，举例来说，将触点排列400g示出为包括多个不断延伸的触点“孔口”，其提供为同心圆形触点438-1到438-n，其中最内触点孔口442留下一孔口。在某些其它变化形式中，可完全去除此最内触点孔口442，从而提供排列成多个同心圆的触点。在图4h中所示的相关变化形式400h中，多个连续触点沟槽444-1到444-m在一个定向上延伸，从而产生具有多个同心轨迹的“轨迹”触点设计。显然，各种其它几何形状也可包含在本发明的范围内。

图5是根据本发明的实例实施例穿过安置在有源区域部分502之上的电介质层部分504形成的触点孔口阵列的横截面部分的扫描电子显微镜(sem)视图500的再现。连续触点沟槽506说明上文所述的沟槽432或434，其环绕可表示触点孔口阵列的外缘的触点孔口508-1到508-n的列/行。

在某些实例实施方案中，对于具有本发明的经修改的触点阵列设计的晶片分割，例如通过将触点孔口大小从0.43μm乘以0.43μm改变为0.62μm乘以0.62μm，在适用的iec评分测试下，已在正负电压方向两者上观察到esd性能的3kv改进(例如在按照iec61000-4-2的等级4esd保护下，触点放电和/或气隙放电参数方面)。应了解，提供根据本发明的实施例的较大触点孔口区域导致装置的总接触面积增加，从而减小接触电阻(cres)和rc延迟，以及改进瞬变电流密度参数(例如与瞬变电荷释放能力有关)。举例来说，通过使触点孔口大小从0.43μm乘以0.43μm增加到0.62μm乘以0.62μm而看到的3kvesd保护导致瞬变电流密度增加大约20％(即，更快的瞬变电流放电)。虽然通过常规触点阵列的增加的电流可在拐角、边缘等处产生强电场，其可导致损坏(例如触点烧坏)，但本发明的放大的孔口可更稳健地处置和解决高电场，从而有利地改进iec评分。以类似方式，触点阵列形状和布局的修改(例如切割拐角、拉伸触点、沟槽触点、圆形触点等)还通过改善电场的“边缘”效应来改进iec评分。

另外，例如拉伸触点以及沟槽等修改替换个别孔口提供了较高的空间效率，同时与各种beol流程的触点/插塞层处理中使用的当前技术发展水平cmp技术保持兼容。通过减小接触电阻，从而降低rc延迟，还可获得较高的芯片操作速度，而不会不利地影响良率。另外，所属领域的技术人员将认识到，本文所公开的触点阵列设计实施例可有利地最大化动态高电流，尤其iec瞬变电流，这增强了高速和高电力esd装置的性能。

尽管已示出并详细描述了各种实施例，但所附权利要求书并不限于任何特定实施例或实例。以上[具体实施方式]不应被解读为暗示任何特定组件、元件、步骤、动作，或功能是基本的，使得其一定包括于所附权利要求书的范围中。除非明确地如此陈述，否则以单数形式参考元件无意表示“有且仅有一个”而是“一或多个”。上文所描述的实施例的元件的所有结构性和功能性等效物(其对于所属领域的技术人员为已知的)明确地以引用的方式并入本文中，且既定由本发明的权利要求书涵盖。因此，所属领域的技术人员将认识到，可在所附权利要求书的精神和范围内进行各种修改和更改的情况下实践本文中所描述的示范性实施例。