本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向扩散场效应晶体管(Laterally Diffused MOS，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面栅接地的双极结型晶体管已无法满足技术需求，因此逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。
但是，即使在双极结型晶体管中引入了鳍式场效应晶体管，现有技术所形成半导体结构的电学性能仍有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，提高双极结型晶体管发射极的面积，以提高双极结型晶体管的电学性能。
为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括第一区域、以及环绕所述第一区域且与所述第一区域相邻的第二区域，所述第一区域具有发射极，所述第二区域具有基极；所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面，所述栅极结构沿所述第二方向横跨所述第一区域和第二区域；第一掺杂区，位于所述第一区域栅极结构两侧的鳍部内，所述第一掺杂区内具有第一离子；第二掺杂区，位于所述第二区域栅极结构两侧的鳍部内，所述第二掺杂区内具有第二离子，且所述第二离子的类型与所述第一离子的类型不同；第一导电结构，所述第一导电结构沿所述第二方向延伸且与所述第一掺杂区电连接；第二导电结构，所述第二导电结构沿所述第二方向延伸且与所述第二掺杂区电连接；位于所述第二区域栅极结构顶部上的第三导电结构，所述第三导电结构沿所述第一方向横跨所述第二区域的栅极结构且与所述栅极结构电连接，且所述第三导电结构和所述第二导电结构电连接。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括第一区域、以及环绕所述第一区域且与所述第一区域相邻的第二区域，所述第一区域用于形成发射极，所述第二区域用于形成基极；所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面，所述栅极结构沿所述第二方向横跨所述第一区域和第二区域；在所述第一区域栅极结构两侧的鳍部内形成第一掺杂区，所述第一掺杂区内具有第一离子；在所述第二区域栅极结构两侧的鳍部内形成第二掺杂区，所述第二掺杂区内具有第二离子，且所述第二离子的类型与所述第一离子的类型不同；在所述第一掺杂区上形成第一导电结构，所述第一导电结构沿所述第二方向延伸且与所述第一掺杂区电连接；在所述第二掺杂区上形成第二导电结构，所述第二导电结构沿所述第二方向延伸且与所述第二掺杂区电连接；在所述第二区域栅极结构顶部上形成第三导电结构，所述第三导电结构沿所述第一方向横跨所述第二区域的栅极结构且与所述栅极结构电连接，且所述第三导电结构和所述第二导电结构电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体结构，所述半导体结构包括基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括第一区域、以及环绕所述第一区域且与所述第一区域相邻的第二区域，所述第一区域具有发射极，所述第二区域具有基极，所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向；所述半导体结构还包括：横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面，所述栅极结构沿所述第二方向横跨所述第一区域和第二区域。本发明所述半导体结构的栅极结构沿所述第二方向横跨所述第一区域和第二区域，即所述第一区域和第二区域共用所述栅极结构；由于所述第一区域的栅极结构上未设有电连接所述栅极结构和所述第一导电结构的导电结构，所述第二导电结构与所述第二掺杂区电连接，所述第三导电结构与所述第二区域的栅极结构电连接，且所述第三导电结构和所述第二导电结构电连接，因此所述第一区域的栅极结构、所述第二区域的栅极结构、第二导电结构和第三导电结构之间相互电连接。因此，对所述基极加载的电位可使所述第一区域的晶体管开启，相应的，所述第一区域栅极结构下方可实现反型，即所述第一区域栅极结构下方与所述第一离子类型相同的载流子(电子或空穴)增多，所述第一区域栅极结构下方区域也可用于参与发射极的运作；因此通过本发明所述半导体结构，可以增加发射极的面积；相比所述第一区域和第二区域的栅极结构相互分立、且所述第一区域栅极结构和第一导电结构实现电连接的方案，本发明所述半导体结构可以避免所述第一区域栅极结构下方区域浪费的问题，相应的，通过本发明所述半导体结构可以使发射极所发射的载流子增多，从而可以提高所述半导体结构的放大倍数(β)，进而提高所述半导体结构的电学性能。
可选方案中，由于发射极的面积增大，因此可以降低发射极的电流密度，从而有利于提高所述半导体结构的散热性能。
附图说明
图1是一种半导体结构的俯视图；
图2是图1中区域A的局部放大图；
图3是本发明半导体结构一实施例的俯视图；
图4是图3中区域D的局部放大图；
图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，即使在双极结型晶体管中引入了鳍式场效应晶体管，所形成双极结型晶体管的电学性能仍有待提高。现结合一种半导体结构，分析其电学性能仍有待提高的原因。
结合参考图1和图2，图1示出了一种半导体结构的俯视图(仅示意出衬底和鳍部)，图2为图1中区域A的局部放大图。
所述半导体结构包括：基底(未标示)，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11，所述衬底10包括第一区域E、以及环绕所述第一区域E且与所述第一区域E相邻的第二区域B，所述第一区域E具有发射极(emitter)，所述第二区域B具有基极(base)；所述鳍部11的延伸方向为第一方向(如图1中xx1方向所示)，垂直于所述第一方向的为第二方向(如图1中yy1方向所示)；栅极结构20，位于所述第一区域E的栅极结构20沿所述第二方向横跨所述第一区域E的鳍部11且覆盖所述鳍部11的部分顶部表面和侧壁表面，位于所述第二区域B的栅极结构20沿所述第二方向横跨所述第二区域B的鳍部11且覆盖所述鳍部11的部分顶部表面和侧壁表面；第一掺杂区(图未示)，位于所述第一区域E栅极结构20两侧的鳍部11内，所述第一掺杂区内具有第一离子；第二掺杂区(图未示)，位于所述第二区域B栅极结构20两侧的鳍部11内，所述第二掺杂区内具有第二离子，且所述第二离子的类型与所述第一离子的类型不同；位于所述第一掺杂区上的第一导电结构31，所述第一导电结构31沿所述第二方向延伸且与所述第一掺杂区电连接；位于所述第二掺杂区上的第二导电结构32，所述第二导电结构32沿所述第二方向延伸且与所述第二掺杂区电连接；位于所述第一区域E栅极结构20顶部上且与所述栅极结构20电连接的第三导电结构21，所述第三导电结构21沿所述第一方向横跨所述第一区域E的栅极结构20，且所述第三导电结构21和所述第一导电结构31电连接；位于所述第二区域B栅极结构20顶部上且与所述栅极结构20电连接的第四导电结构22，所述第四导电结构22沿所述第一方向横跨所述第二区域B的栅极结构20，且所述第四导电结构22和所述第二导电结构32电连接。
以所述半导体结构为NPN双极结型晶体管(BJT)为例，当所述NPN双极结型晶体管工作时，需对所述第一导电结构31加载零电位。
由于所述第一导电结构31位于所述第一掺杂区上，所述第一导电结构31沿所述第二方向延伸且与所述第一掺杂区电连接，所述第三导电结构21位于所述第一区域E栅极结构20顶部上，所述第三导电结构21沿所述第一方向延伸且与所述栅极结构20电连接，且所述第三导电结构21和所述第一导电结构31电连接，因此当对所述第一导电结构31加载零电位时，即整个发射极连接零电位；相应的，所述第一区域E的栅极结构20连接零电位，位于所述第一区域E上的晶体管均呈关断状态；所以，仅所述第一区域E栅极结构20两侧区域可在所述双极结型晶体管工作时用于发射电子，而所述第一区域E栅极结构20下方区域难以被利用，且随着集成电路特征尺寸持续减小，引入伪栅结构(dummy gate)后，所述双极结型晶体管的发射极面积浪费率随之增加，相应的，难以增加发射极所发射的电子，从而导致难以提高所述双极结型晶体管的放大倍数(β)。
为了解决所述技术问题，本发明提供一种半导体结构，所述半导体结构包括基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括第一区域、以及环绕所述第一区域且与所述第一区域相邻的第二区域，所述第一区域具有发射极，所述第二区域具有基极，所述鳍部的延伸方向为第一方向，垂直于所述第一方向的为第二方向；所述半导体结构还包括：横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部表面和侧壁表面，所述栅极结构沿所述第二方向横跨所述第一区域和第二区域。本发明所述半导体结构的栅极结构沿所述第二方向横跨所述第一区域和第二区域，即所述第一区域和第二区域共用所述栅极结构；由于所述第一区域的栅极结构上未设有电连接所述栅极结构和所述第一导电结构的导电结构，所述第二导电结构与所述第二掺杂区电连接，所述第三导电结构与所述第二区域的栅极结构电连接，且所述第三导电结构和所述第二导电结构电连接，因此所述第一区域的栅极结构、所述第二区域的栅极结构、第二导电结构和第三导电结构之间相互电连接。因此，对所述基极加载的电位可使所述第一区域的晶体管开启，相应的，所述第一区域栅极结构下方可实现反型，即所述第一区域栅极结构下方与所述第一离子类型相同的载流子(电子或空穴)增多，所述第一区域栅极结构下方区域也可用于参与发射极的运作；因此通过本发明所述半导体结构，可以增加发射极的面积；相比所述第一区域和第二区域的栅极结构相互分立、且所述第一区域栅极结构和第一导电结构实现电连接的方案，本发明所述半导体结构可以避免所述第一区域栅极结构下方区域浪费的问题，相应的，通过本发明所述半导体结构可以使发射极所发射的载流子增多，从而可以提高所述半导体结构的放大倍数(β)，进而提高所述半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
结合参考图3和图4，图3示出了本发明半导体结构一实施例的俯视图(仅示意出衬底和鳍部)，图4为图3中区域D的局部放大图(未示意出鳍部)。
所述半导体结构包括：基底，所述基底包括衬底100(如图3所示)以及位于所述衬底100上分立的鳍部110(如图3所示)，所述衬底100包括第一区域E、以及环绕所述第一区域E且与所述第一区域E相邻的第二区域B，所述第一区域E具有发射极(emitter)，所述第二区域B具有基极(base)；所述鳍部110的延伸方向为第一方向(如图3中XX1方向所示)，垂直于所述第一方向的为第二方向(如图3中YY1方向所示)；横跨所述鳍部110的栅极结构200(如图4所示)，所述栅极结构200覆盖所述鳍部110的部分顶部表面和侧壁表面，所述栅极结构200沿所述第二方向横跨所述第一区域E和第二区域B；第一掺杂区(图未示)，位于所述第一区域E栅极结构200两侧的鳍部110内，所述第一掺杂区内具有第一离子；第二掺杂区(图未示)，位于所述第二区域B栅极结构200两侧的鳍部110内，所述第二掺杂区内具有第二离子，且所述第二离子的类型与所述第一离子的类型不同；第一导电结构310(如图4所示)，所述第一导电结构310沿所述第二方向延伸且与所述第一掺杂区电连接；第二导电结构320，所述第二导电结构320沿所述第二方向延伸且与所述第二掺杂区电连接；位于所述第二区域B栅极结构200顶部上的第三导电结构210，所述第三导电结构210沿所述第一方向横跨所述第二区域B的栅极结构200且与所述栅极结构200电连接，且所述第三导电结构210和所述第二导电结构320电连接。
以下将结合附图，对本实施例所述半导体结构做具体描述。为了便于图示，图1仅示意出所述衬底100和鳍部110。
本实施例中，所述半导体结构为双极结型晶体管(BJT)，且所述双极结型晶体管为鳍式场效应晶体管。因此所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。
所述衬底100包括第一区域E、以及环绕所述第一区域E且与所述第一区域E相邻的第二区域B，所述第一区域E具有发射极(emitter)，所述第二区域B具有基极(base)。
在所述第一区域E或第二区域B内，所述鳍部110的数量大于或等于1。本实施例中，所述第一区域E或第二区域B内的鳍部110数量均大于1；而且，在所述第一区域E或第二区域B内，所述多个鳍部110平行排列，且相邻所述第一区域E与第二区域B的鳍部110平行排列。
本实施例中，定义所述鳍部110的延伸方向为第一方向(如图3中XX1方向所示)，垂直于所述第一方向的为第二方向(如图3中YY1方向所示)。
本实施例中，以所述双极结型晶体管(BJT)为NPN双极结型晶体管为例进行说明，因此所述发射极用于与零电位电连接，所述基极用于与正电位电连接。具体地，所述发射极用于接地(GND)。所以，所述衬底100还包括环绕所述第二区域B且与所述第二区域B相邻的第三区域C，所述第三区域C具有集电极(collector)，所述集电极用于与正电位电连接。
在其他实施例中，所述双极结型晶体管还可以为PNP双极结型晶体管。相应的，所述发射极用于与零电位电连接，所述基极用于与负电位电连接，所述集电极用于与负电位电连接。
所述衬底100还包括第三区域C，相应的，所述半导体结构还包括：第三掺杂区(图未示)，位于所述第三区域C栅极结构200两侧的鳍部110内，所述第三掺杂区内具有第三离子，且所述第三离子的类型与所述第一离子的类型相同；第四导电结构(图未示)，所述第四导电结构沿所述第二方向延伸且与所述第三掺杂区电连接；位于所述第三区域C栅极结构200顶部上的第五导电结构(图未示)，所述第五导电结构沿所述第一方向横跨所述第三区域C的栅极结构200且与所述栅极结构200电连接，且所述第五导电结构和所述第四导电结构电连接；其中，位于所述第三区域C的栅极结构200与所述第四导电结构平行设置、且交替排布。
在所述第三区域C内，所述鳍部110的数量大于或等于1。本实施例中，所述第三区域C内的鳍部110数量均大于1；而且，在所述第三区域C内，所述若干鳍部110平行排列，且相邻所述第三区域C与第二区域B的鳍部110也平行排列。
本实施例中，所述衬底100为硅衬底，即所述第一区域E、第二区域B和第三区域C的衬底100材料均为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
所述鳍部110的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅，即所述第一区域E、第二区域B和第三区域C的鳍部110材料均为硅。
需要说明的是，所述半导体结构还包括：位于相邻所述鳍部110之间衬底100上的隔离结构(图未示)，所述隔离结构覆盖所述鳍部110的部分侧壁，且所述隔离结构的顶部低于所述鳍部110的顶部。
所述隔离结构用于隔离相邻所述鳍部，还用于隔离相邻所述第一区域E、第二区域B和第三区域C。所述隔离结构的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离结构的材料为氧化硅。
还需要说明的是，所述半导体结构还包括：第一阱区(图未示)，位于所述第一区域E和所述第二区域B的基底内；第二阱区(图未示)，位于所述第三区域C的基底内。
本实施例中，所述双极结型晶体管为NPN双极结型晶体管，因此所述第一阱区为P型阱区，所述第二阱区为N型阱区，其中，所述N型离子包括磷离子和砷离子中的一种或两种，所述P型离子包括硼离子和铟离子中的一种或两种。在其他实施例中，例如所述双极结型晶体管为PNP双极结型晶体管时，所述第一阱区为N型阱区，所述第二阱区为P型阱区。
所述第一阱区位于所述第一区域E和所述第二区域B的衬底100内，所述第一阱区还可以位于所述第一区域E和所述第二区域B的鳍部110内。所述第一阱区使所述第一区域E和第二区域B的衬底100相连，从而使得所述第一区域E和第二区域B的衬底100内可以导通。
所述第一掺杂区位于所述第一区域E栅极结构200两侧的鳍部110内，所述第一掺杂区内具有第一离子；所述第二掺杂区位于所述第二区域B栅极结构200两侧的鳍部110内，所述第二掺杂区内具有第二离子；所述第三掺杂区位于所述第三区域C栅极结构200两侧的鳍部110内，所述第三掺杂区内具有第三离子。
所述第一区域E具有发射极，所述第二区域B具有基极，所述第三区域C具有集电极，因此所述第二离子的类型与所述第一离子的类型不同，所述第三离子的类型与所述第一离子的类型相同。
本实施例中，所述双极结型晶体管为NPN双极结型晶体管，因此所述第一离子为N型离子，所述第二离子为P型离子，所述第三离子为N型离子，其中，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述P型离子包括硼离子和铟离子中的一种或两种。在其他实施例中，例如所述双极结型晶体管为PNP双极结型晶体管时，所述第一离子为P型离子，所述第二离子为N型离子，所述第三离子为P型离子。
本实施例中，所述栅极结构200用于作为伪栅结构(dummy gate)，所述栅极结构200用于提高所述第一区域E、第二区域B和第三区域C的栅极密度，用于在所述半导体结构的形成过程中提高工艺稳定性和工艺效果均一性。
所述栅极结构200为单层结构或叠层结构。所述栅极结构200包括伪栅层；或者所述栅极结构200包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在所述第一区域E、第二区域B或第三区域C内，同一鳍部110上横跨有至少1个栅极结构200；当同一鳍部110上横跨的栅极结构200大于1个时，所述多个栅极结构200平行排列；而且，同一栅极结构200横跨至少一条鳍部110。
本实施例中，所述第一区域E、第二区域B或第三区域C内分别具有平行排列的多个鳍部110，在所述第一区域E和第二区域B内，所述栅极结构200沿所述第二方向横跨所述第一区域E和第二区域B，即所述第一区域E和第二区域B共用同一栅极结构200；所述第一区域E和第二区域B内具有多个平行排列的栅极结构200，且每一栅极结构200在所述第一区域E或第二区域B内横跨多个鳍部110；所述第三区域C内具有多个平行排列的栅极结构200，所述第三区域C的栅极结构200横跨所述第三区域C的鳍部110，每一栅极结构200在所述第三区域C内横跨多个鳍部110，且所述第三区域C的栅极结构200与所述第一区域E和第二区域B的栅极结构200相隔离。
需要说明的是，所述半导体结构还包括：位于所述基底上的介质层(图未示)，所述介质层覆盖所述第一掺杂区(图未示)、第二掺杂区(图未示)和栅极结构200，且所述介质层顶部高于所述栅极结构200顶部。本实施例中，所述介质层还覆盖所述第三掺杂区。
所述介质层的材料为绝缘材料。所述介质层的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料中的一种或多种组合。本实施例中，所述介质层的材料为氧化硅。
因此，所述第一导电结构310(如图4所示)贯穿位于所述第一掺杂区上的介质层；所述第二导电结构320(如图4所示)贯穿位于所述第二掺杂区上的介质层；所述第三导电结构210(如图4所示)贯穿位于所述第二区域B栅极结构200上的介质层。
所述半导体结构还包括：位于所述第三掺杂区(图未示)上的第四导电结构(图未示)，以及位于所述第三区域C栅极结构200顶部上的第五导电结构(图未示)。相应的，所述第四导电结构贯穿位于所述第三掺杂区上的介质层；所述第五导电结构贯穿位于所述第三区域C栅极结构200上的介质层。
具体地，所述第一导电结构310与所述第一掺杂区电连接，所述第二导电结构320与所述第二掺杂区电连接，所述第三导电结构210与所述第二区域B的栅极结构200电连接，所述第四导电结构与所述第三掺杂区电连接，所述第五导电结构与所述第三区域C的栅极结构200电连接。
本实施例中，所述第一导电结构310沿所述第二方向延伸且与所述第一掺杂区电连接，且所述第一导电结构310还位于所述第一区域E的部分隔离结构表面、以及部分鳍部110的侧壁表面；所述第二导电结构320沿所述第二方向延伸且与所述第二掺杂区电连接，所述第二导电结构320还位于所述第二区域B的部分隔离结构表面、以及部分鳍部110的侧壁表面；所述第三导电结构210沿所述第一方向横跨所述第二区域B的栅极结构200且与所述栅极结构200电连接，所述第三导电结构210和所述第二导电结构320电连接，所述第三导电结构210还位于所述第二区域B的部分隔离结构表面；所述第四导电结构沿所述第二方向延伸且与所述第三掺杂区电连接，且所述第四导电结构还位于所述第三区域C的部分隔离结构表面、以及部分鳍部110的侧壁表面；所述第五导电结构沿所述第一方向横跨所述第三区域C的栅极结构200且与所述栅极结构200电连接，所述第五导电结构和所述第四导电结构电连接，所述第五导电结构还位于所述第三区域C的部分隔离结构表面。
具体地，位于所述第一区域E的栅极结构200与所述第一导电结构310平行设置、且交替排布；位于所述第二区域B的栅极结构200与所述第二导电结构320平行设置、且交替排布；位于所述第三区域C的栅极结构200与所述第四导电结构平行设置、且交替排布。
所述第一导电结构310的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合，所述第二导电结构320的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合，所述第三导电结构210的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合，所述第四导电结构的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合，所述第五导电结构的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合。本实施例中，所述第一导电结构310、第二导电结构320、第三导电结构210、第四导电结构和第五导电结构的材料相同。
本实施例中，所述第一导电结构310用于加载零电位，所述第二导电结构320用于加载正电位，所述第四导电结构用于加载正电位，从而使所述发射极与零电位电连接，使所述基极与正电位电连接，使所述集电极与正电位电连接。具体地，所述第一导电结构310用于接地(GND)，从而使所述发射极接地。
在其他实施例中，例如所述双极结型晶体管为PNP双极结型晶体管时，相应的，所述第一导电结构用于加载零电位，所述第二导电结构用于加载负电位，所述第四导电结构用于加载负电位。
本实施例中，所述第一区域E和第二区域B的栅极结构200沿所述第二方向(如图3中YY1方向所示)横跨所述第一区域E和第二区域B，即所述第一区域E和第二区域B共用所述栅极结构200；由于所述第一区域E的栅极结构200上未设有电连接所述栅极结构200和所述第一导电结构310的导电结构，所述第二导电结构320与所述第二掺杂区电连接，所述第三导电结构210与所述第二区域B的栅极结构200电连接，且所述第三导电结构210和所述第二导电结构320电连接，因此所述第一区域E的栅极结构200、所述第二区域B的栅极结构200、第二导电结构320和第三导电结构210之间相互电连接。
因此，当所述双极结型晶体管工作时，对所述基极加载的电位可加载于所述第一区域E的栅极结构200上，从而可使所述第一区域E的晶体管开启，相应的，所述第一区域E栅极结构200下方可实现反型，即所述第一区域E栅极结构200下方与所述第一离子类型相同的载流子(电子或空穴)增多，所述第一区域E栅极结构200下方区域也可用于参与发射极的运作；所以通过本发明所述半导体结构，可以增加发射极的面积，相比所述第一区域和第二区域的栅极结构相互分立、且所述第一区域栅极结构和第一导电结构实现电连接的方案，本发明所述半导体结构可以避免所述第一区域E栅极结构200下方区域浪费的问题，相应的，通过本发明所述半导体结构可以使发射极所发射的载流子增多，从而可以提高所述半导体结构的放大倍数(β)，进而提高所述半导体结构的电学性能。
参考图5至图18，示出了本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。相应的，本发明还提供一种半导体结构的形成方法。
以下将结合附图对本发明实施例提供的形成方法进行详细说明。
结合参考图5和图6，图5为俯视图(仅示意出衬底和鳍部)，图6为图5沿FF1割线的剖面结构示意图。提供基底，所述基底包括衬底400以及位于所述衬底400上分立的鳍部410，所述衬底400包括第一区域E、以及环绕所述第一区域E且与所述第一区域E相邻的第二区域B，所述第一区域E用于形成发射极(emitter)，所述第二区域B用于形成基极(base)；所述鳍部410的延伸方向为第一方向(如图5中LL1方向所示)，垂直于所述第一方向的为第二方向(如图5中MM1方向所示)。
所述衬底400为后续形成双极结型晶体管(BJT)提供工艺平台。本实施例中，所述双极结型晶体管为鳍式场效应晶体管，且所述双极结型晶体管为NPN双极结型晶体管。在其他实施例中，所述衬底400还可以用于形成PNP双极结型晶体管。
因此，所述衬底400还包括环绕所述第二区域B且与所述第二区域B相邻的第三区域C，所述第三区域C用于形成集电极(collector)。相应的，所述第一区域E、第二区域B和第三区域C的衬底400上均形成有所述鳍部410。
本实施例中，所形成的双极结型晶体管为NPN双极结型晶体管，因此所形成的发射极用于与零电位电连接，所形成的基极用于与正电位电连接，所形成的集电极用于与正电位电连接。
具体地，所形成的发射极用于接地(GND)。在其他实施例中，所形成的双极结型晶体管为PNP双极结型晶体管时，所形成的发射极用于与零电位电连接，所形成的基极用于与负电位电连接，所形成的集电极用于与负电位电连接。
在所述第一区域E、第二区域B或第三区域C内，所述鳍部410的数量大于或等于1。本实施例中，所述第一区域E、第二区域B或第三区域C内的鳍部410数量均大于1；而且，在所述第一区域E、第二区域B或第三区域C内，所述多个鳍部410平行排列，且相邻所述第一区域E与第二区域B的鳍部410平行排列，相邻所述第二区域B与第三区域C的鳍部410也平行排列。
本实施例中，所述衬底400为硅衬底，即所述第一区域E、第二区域B和第三区域C的衬底400材料均为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。
所述鳍部410的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述鳍部410的材料与所述衬底400的材料相同，所述鳍部410的材料为硅，即所述第一区域E、第二区域B和第三区域C的鳍部110材料均为硅。
具体地，形成所述衬底400和鳍部410的步骤包括：提供初始基底；在所述初始基底上形成图形化的硬掩膜层500(如图6所示)；以所述硬掩模层500为掩膜，刻蚀所述初始基底，刻蚀后的初始基底作为所述衬底400，位于所述衬底400表面的凸起作为鳍部410。
本实施例中，形成所述衬底400和鳍部410后，保留位于鳍部410顶部的硬掩膜层500。所述硬掩膜层500的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层500顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部410顶部的作用。
结合参考图7，需要说明的是，形成所述衬底400和鳍部410后，所述形成方法还包括：在所述鳍部410露出的衬底400上形成隔离结构401，所述隔离结构401覆盖所述鳍部410的部分侧壁，且所述隔离结构401顶部低于所述鳍部410顶部。
所述隔离结构401用于对相邻鳍部410或相邻器件起到隔离作用。所述隔离结构401的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离结构401的材料为氧化硅。
具体地，形成所述隔离结构401的工艺步骤包括：在所述鳍部410露出的衬底400上填充隔离膜，所述隔离膜顶部高于所述硬掩膜层500(如图6所示)顶部；研磨去除高于所述硬掩膜层500顶部的隔离膜；回刻部分厚度的剩余隔离膜，暴露出鳍部410顶部以及部分侧壁，形成所述隔离结构401；去除所述硬掩膜层500。
结合参考图8，本实施例中，所述形成方法还包括：在所述第一区域E和所述第二区域B的基底内形成第一阱区402。
所述第一阱区402形成于所述第一区域E和所述第二区域B的衬底400内。所述第一阱区402使所述第一区域E和第二区域B的衬底400相连，从而使得所述第一区域E和第二区域B的衬底400内可以导通。
本实施例中，所述第一阱区402在形成所述鳍部410以及形成所述隔离层401之后形成。具体地，形成所述第一阱区402的步骤包括：在所述第三区域C(如图5所示)的隔离层401和鳍部410表面形成图形层(图未示)；以所述图形层为掩膜，采用离子注入工艺在所述第一区域E和第二区域B的衬底400内形成所述第一阱区402；形成所述第一阱区402后，去除所述图形层。
需要说明的是，对所述第一区域E和第二区域B的衬底400进行离子注入工艺的过程中，还对所述第一区域E和第二区域B的鳍部410进行离子注入，还对所述隔离结构401进行离子注入；因此，所述第一阱区402还可以位于所述第一区域E和所述第二区域B的鳍部410内，还可以位于所述隔离结构401内。
在另一实施例中，所述第一阱区可以在形成所述鳍部之后、形成所述隔离结构之前形成，也就是说，采用离子注入工艺在所述第一区域和第二区域的衬底内形成所述第一阱区之后，在所述衬底表面形成所述隔离层。
在其它实施例中，所述第一阱区还可以在形成所述鳍部之前形成。具体地，形成所述第一阱区的步骤包括：提供初始基底；采用离子注入工艺，对所述初始基底内与所述第一区域和第二区域所对应的区域进行离子注入，形成第一阱区；形成所述第一阱区后，刻蚀所述初始基底，形成衬底和鳍部，且所述第一阱区的底部低于刻蚀后所形成的衬底表面。
本实施例中，所述衬底400用于形成NPN双极结型晶体管，因此所述第一阱区402为P型阱区，即所述第一阱区402内具有P型离子，所述P型离子包括硼离子和铟离子中的一种或两种。
因此，所述形成方法还包括：在所述第三区域C的基底内形成第二阱区(图未示)，所述第二阱区的掺杂类型与所述第一阱区402的掺杂类型不同。具体地，所述第二阱区形成于所述第三区域C的衬底400内，所述第二阱区还可以位于所述第三区域C的鳍部410内，还可以位于所述第三区域C的隔离结构401内；所述第二阱区为N型阱区，即所述第二阱区内具有N型离子，所述N型离子包括磷离子和砷离子中的一种或两种。
所述第二阱区的形成方法可相应参考前述第一阱区402的形成方法，在此不再赘述。
在其他实施例中，所形成的双极结型晶体管为PNP双极结型晶体管时，形成所述第一阱区和第二阱区的步骤中，所述第一阱区为N型阱区，所述第二阱区为P型阱区。
结合参考图9至图12，图9是俯视图(仅示意出衬底、鳍部和栅极结构)，图10是图9中区域J的放大图(仅示意出衬底和栅极结构)，图11是图10沿FF1割线的剖面结构示意图，图12是图10分别沿GG1和HH1割线的剖面结构示意图。形成横跨所述鳍部410的栅极结构600，所述栅极结构600覆盖所述鳍部410的部分顶部表面和侧壁表面，所述栅极结构600沿所述第二方向(如图5中MM1方向所示)横跨所述第一区域E和第二区域B。
由于所述衬底400还包括用于形成集电极的第三区域C，因此在所述第一区域E和第二区域B上形成所述栅极结构600的步骤中，还在所述第三区域C形成栅极结构600，位于所述第三区域C的栅极结构600横跨所述第三区域C的鳍部410，且覆盖所述第三区域C鳍部410的部分顶部表面和侧壁表面。
本实施例中，所述栅极结构600用于作为伪栅结构(dummy gate)，所述栅极结构600用于提高所述第一区域E、第二区域B和第三区域C的栅极密度，在后续形成介质层的平坦化工艺中起支撑作用，以避免后续所形成的介质层表面出现凹陷现象，还可以在后续工艺过程中提高工艺稳定性和工艺效果均一性。
所述栅极结构600为单层结构或叠层结构。所述栅极结构600包括伪栅层；或者所述栅极结构600包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在所述第一区域E、第二区域B或第三区域C内，在同一鳍部410上至少形成一个栅极结构600；当形成于同一鳍部410上的栅极结构600为多个时，所述多个栅极结构600平行排列；而且，同一栅极结构600横跨至少一条鳍部410。
本实施例中，所述第一区域E、第二区域B或第三区域C内分别形成有平行排列的多个鳍部410，在所述第一区域E和第二区域B内，所述栅极结构600沿所述第二方向横跨所述第一区域E和第二区域B，即所述第一区域E和第二区域B共用同一栅极结构600；在所述第一区域E和第二区域B内形成多个平行排列的栅极结构600，且每一栅极结构600在所述第一区域E或第二区域B内横跨多个鳍部410。
本实施例中，在所述第三区域C内形成多个平行排列的栅极结构600，所述第三区域C的栅极结构600横跨所述第三区域C的鳍部410，每一栅极结构600在所述第三区域C内横跨多个鳍部410，且所述第三区域C的栅极结构600与所述第一区域E和第二区域B的栅极结构600相隔离。
参考图13，图13是基于图12的剖面结构示意图，在所述第一区域E栅极结构600两侧的鳍部410内形成第一掺杂区430，所述第一掺杂区430内具有第一离子；在所述第二区域B栅极结构600两侧的鳍部410内形成第二掺杂区420，所述第二掺杂区420内具有第二离子，且所述第二离子的类型与所述第一离子的类型不同。
本实施例中，所述衬底400用于形成NPN双极结型晶体管，相应的，所述形成方法还包括：在所述第三区域C栅极结构600两侧的鳍部410内形成第三掺杂区(图未示)，所述第三掺杂区内具有第三离子，且所述第三离子的类型与所述第一离子的类型相同。
所述第一掺杂区430作为后续所形成双极结型晶体管的发射极，所述第二掺杂区420作为后续所形成双极结型晶体管的基极，所述第三掺杂区作为后续所形成双极结型晶体管的集电极。因此，所述第一掺杂区430与所述第二掺杂区420内的掺杂离子类型不同，所述第一掺杂区430与所述第三掺杂区内的掺杂离子类型相同，即所述第二离子的类型与所述第一离子的类型不同，所述第三离子的类型与所述第一离子的类型相同。
本实施例中，所述第一离子为N型离子，所述第二离子为P型离子，所述第三离子为N型离子；且所述第一掺杂区430与所述第三掺杂区在同一工艺步骤中形成。在其他实施例中，例如所形成双极结型晶体管为PNP双极结型晶体管时，所述第一离子为P型离子，所述第二离子为N型离子，所述第三离子为P型离子。
具体地，形成所述第一掺杂区430与所述第三掺杂区的步骤包括：在所述第一区域E栅极结构600两侧的鳍部410内形成第一凹槽(图未示)，同时在所述第三区域C栅极结构600两侧的鳍部410内形成第二凹槽(图未示)；采用选择性外延工艺，在所述第一凹槽和第二凹槽内形成第一外延层(图未示)，且在形成所述第一外延层的过程中原位自掺杂N型离子，以分别在所述第一凹槽和第二凹槽内形成所述第一掺杂区430和第三掺杂区。
本实施例中，所述第一外延层的材料为Si或SiC，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
具体地，形成所述第二掺杂区420的步骤包括：在所述第二区域B栅极结构600两侧的鳍部410内形成第三凹槽(图未示)；采用选择性外延工艺，在所述第三凹槽内形成第二外延层(图未示)，且在形成所述第二外延层的过程中原位自掺杂P型离子，从而在所述第三凹槽内形成所述第二掺杂区420。
本实施例中，所述第二外延层的材料为Si或SiGe，所述P型离子包括硼离子和铟离子中的一种或两种。
需要说明的是，在本实施例中，在形成所述第一掺杂区430和第三掺杂区之后形成所述第二掺杂区420。在其它实施例中，还能够在形成所述第二掺杂区之后形成所述第一掺杂区和第三掺杂区。
结合参考图14，还需要说明的是，形成所述第一掺杂区430和第二掺杂区420后，所述形成方法还包括：在所述栅极结构600露出的基底上形成介质层403，所述介质层403覆盖所述第一掺杂区430、第二掺杂区420和栅极结构600，且所述介质层403顶部高于所述栅极结构600顶部。
所述介质层403为后续形成贯穿所述介质层403的导电结构提供工艺平台。
所述介质层403的材料为绝缘材料。所述介质层403的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)中的一种或多种组合。本实施例中，所述介质层403的材料为氧化硅。
具体地，形成所述介质层403的步骤包括：在所述隔离结构401、鳍部410和栅极结构600上形成介质膜，所述介质膜覆盖所述第一掺杂区430、第二掺杂区420和第三掺杂区，且所述介质膜的顶部高于所述栅极结构600的顶部；采用化学机械研磨工艺对所述介质膜进行平坦化，形成具有平坦表面的介质层403，且所述介质层403的顶部高于所述栅极结构600的顶部。
在所述化学机械研磨工艺中，由于所述第一区域E、第二区域B和第二区域C内分别形成有多个栅极结构600，因此在所述多个栅极结构600的作用下，可以避免所述介质层403因面积过大而出现表面凹陷的问题。
结合参考图15至图18，图15为第一区域和第二区域的俯视图(仅示意出衬底、鳍部、栅极结构、第一导电结构、第二导电结构和第三导电结构)，图16为图15中区域K的放大图，图17为图16沿RR1割线的剖面结构示意图，图18为图16分别沿SS1和TT1割线的剖面结构示意图。在所述第一掺杂区430上形成第一导电结构710，所述第一导电结构710沿所述第二方向(如图5中MM1方向所示)延伸且与所述第一掺杂区430电连接；在所述第二掺杂区420上形成第二导电结构720，所述第二导电结构720沿所述第二方向延伸且与所述第二掺杂区420电连接；在所述第二区域B栅极结构600顶部上形成第三导电结构610(如图18所示)，所述第三导电结构610沿所述第一方向(如图5中LL1方向所示)横跨所述第二区域B的栅极结构600且与所述栅极结构600电连接，且所述第三导电结构610和所述第二导电结构720电连接。
本实施例中，所述第一导电结构710与所述第一掺杂区430电连接，所述第一导电结构710用于加载零电位，所述第二导电结构720与所述第二掺杂区420电连接，所述第二导电结构720用于加载正电位，从而使所述发射极与零电位电连接，使所述基极与正电位电连接；所述第三导电结构610与所述多个栅极结构600电连接。具体地，所述第一导电结构710用于接地(GND)，从而使所述集电极接地。
在其他实施例中，例如所述双极结型晶体管为PNP双极结型晶体管时，相应的，所述第一导电结构用于加载零电位，所述第二导电结构用于加载负电位。
所述第一导电结构710的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合，所述第二导电结构720的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合，所述第三导电结构610的材料包括铜、钨、铝、钛、钽、氮化钛和氮化钽中的一种或多种组合。本实施例中，所述第一导电结构710、第二导电结构72和第三导电结构610的材料相同。
本实施例中，在同一工艺步骤中形成所述第一导电结构710、第二导电结构720和第三导电结构610。
具体地，形成所述第一导电结构710、第二导电结构720和第三导电结构610的步骤包括：刻蚀所述介质层403，在所述第一区域E相邻所述栅极结构600之间的介质层403内形成露出所述第一掺杂区430的第一沟槽(图未示)，所述第一沟槽沿所述第二方向延伸；在所述第二区域B相邻所述栅极结构600之间的介质层403内形成露出所述第二掺杂区420的第二沟槽(图未示)，所述第二沟槽沿所述第二方向延伸；同时，在所述第二区域B相邻所述鳍部410之间的介质层403内形成露出所述第二区域B栅极结构600的第三沟槽(图未示)，所述第三沟槽沿所述第一方向延伸；其中，所述第二沟槽和所述第三沟槽相连通，且所述第一沟槽、第二沟槽和第三沟槽还露出部分所述第一区域E和第二区域B的隔离结构401；向所述第一沟槽、第二沟槽和第三沟槽内填充满导电材料(图未示)；对所述导电材料进行平坦化工艺直至露出所述介质层403顶部，所述第一沟槽中的导电材料作为所述第一导电结构710，所述第二沟槽中的导电材料作为所述第二导电结构720，所述第三沟槽中的导电材料作为所述第三导电结构610。
因此所述第二导电结构720和第三导电结构610电连接；且所形成的第一导电结构710贯穿位于所述第一掺杂区430上的介质层403，所述第二导电结构720贯穿位于所述第二掺杂区420上的介质层403，所述第三导电结构610贯穿位于所述第二区域B栅极结构600上的介质层403。
所述第一导电结构710还位于所述第一区域E的部分隔离结构401表面、以及第一区域E部分鳍部410的侧壁表面；所述第二导电结构720还位于所述第二区域B的部分隔离结构401表面、以及第二区域B部分鳍部410的侧壁表面；所述第三导电结构610还位于所述第二区域B的部分隔离结构401表面。相应的，所述第一区域E的栅极结构600与所述第一导电结构710平行设置、且交替排布；所述第二区域B的栅极结构600与所述第二导电结构720平行设置、且交替排布。
需要说明的是，所述衬底400还包括用于形成集电极的第三区域C，因此刻蚀所述介质层403的步骤中，还在所述第三区域C相邻所述栅极结构600之间的介质层403内形成露出所述第三掺杂区(图未示)的第四沟槽(图未示)，所述第四沟槽沿所述第二方向延伸，同时，在所述第三区域C相邻所述鳍部410之间的介质层403内形成露出所述第三区域C栅极结构600的第五沟槽(图未示)，所述第五沟槽沿所述第一方向延伸；其中，所述第四沟槽和所述第五沟槽相连通，且所述第四沟槽和第五沟槽还露出部分所述第三区域C的隔离结构401；向所述第一沟槽、第二沟槽和第三沟槽内填充满导电材料的步骤中，还在所述第四沟槽和第五沟槽中填充满所述导电材料；对所述导电材料进行平坦化工艺的步骤中，还对所述第四沟槽和第五沟槽中的导电材料进行平坦化工艺，所述第四沟槽中的导电材料作为所述第四导电结构，所述第五沟槽中的导电材料作为所述第五导电结构。
所以，形成所述第一导电结构710、第二导电结构720和第三导电结构610的步骤中，在所述第三掺杂区上形成第四导电结构(图未示)，所述第四导电结构沿所述第二方向延伸且与所述第三掺杂区电连接；在所述第三区域C栅极结构600顶部上形成第五导电结构(图未示)，所述第五导电结构沿所述第一方向横跨所述第三区域C的栅极结构600且与所述栅极结构600电连接，且所述第五导电结构和所述第四导电结构电连接；其中，所述第三区域C的栅极结构600与所述第四导电结构平行设置、且交替排布。
本实施例中，所述第四导电结构用于加载正电位，从而使所述集电极与正电位电连接。在其他实施例中，例如当所形成的双极结型晶体管为PNP双极结型晶体管时，所述第四导电结构用于加载负电位，从而使所述集电极与负电位电连接。
还需要说明的是，本实施例中，在同一工艺步骤中形成所述第一导电结构710、第二导电结构720、第三导电结构610、第四导电结构和第五导电结构；在其他实施例中，形成所述第一导电结构、第二导电结构以及第四导电结构的工艺步骤与形成所述第三导电结构以及第五导电结构的工艺步骤还可以为不同的工艺步骤。
本实施例形成栅极结构600的步骤中，所述第一区域E和第二区域B的栅极结构600沿所述第二方向(如图5中MM1方向所示)横跨所述第一区域E和第二区域B，从而使所述第一区域E和第二区域B可以共用同一栅极结构600，且所述第一区域E栅极结构600未与所述第一导电结构710电连接，所述第三导电结构610与所述第二区域B的栅极结构600电连接，所述第三导电结构610和所述第二导电结构720电连接，因此所述第一区域E的栅极结构600、所述第二区域B的栅极结构600、第二导电结构720和第三导电结构610之间相互电连接。因此，对所述基极加载的电位可使所述第一区域E的晶体管开启，相应的，所述第一区域E栅极结构600下方可实现反型，即所述第一区域E栅极结构600下方与所述第一离子类型相同的载流子(电子或空穴)增多，所述第一区域E栅极结构600下方区域也可用于参与发射极的运作，从而可以增加所形成半导体结构中发射极的面积；因此通过本发明所述形成方法，可以避免所述第一区域E栅极结构600下方区域浪费的问题，使发射极所发射的载流子增多，从而可以提高所述半导体结构的放大倍数(β)，进而提高所述半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。