本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有空气间隙壁的半导体存储装置以及其制作方法。
背景技术：
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为dram)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。dram由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor，mos)晶体管与一电容(capacitor)串联组成。
因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，当存储单元密度增加时，存储单元中的各部件之间的距离也需随之缩小，进而造成寄生电容的影响更为明显。因此，如何通过结构或/及制作工艺的新设计来降低寄生电容以改善元件操作表现一直是相关业界持续努力的目标。
技术实现要素：
本发明提供了一种半导体存储装置以及其制作方法，利用先形成空气间隙壁再形成存储节点接触垫，由此可确保空气间隙壁的形成状况，进而达到提升制作工艺良率以及改善元件操作表现的效果。
本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底上形成多个位线结构，且各位线结构沿一第一方向延伸。在各位线结构的侧壁上形成一第一间隙壁。在半导体基底上形成多个存储节点接触。形成一导电层覆盖位线结构、第一间隙壁以及存储节点接触。对导电层进行一第一图案化制作工艺，用以形成多个条状接触结构。各条状接触结构沿第一方向延伸且对应多个存储节点接触。位于各位线结构于一第二方向上的一第一侧的第一间隙壁被第一图案化制作工艺暴露出，而位于各位线结构于第二方向上与第一侧相对的一第二侧的第一间隙壁被条状接触结构覆盖。将被第一图案化制作工艺暴露出的第一间隙壁移除而形成多个第一空气间隙壁。
本发明的一实施例提供一种半导体存储装置，包括一半导体基底、多个位线结构、多个存储节点接触、多个第一空气间隙壁、多个第一间隙壁、多个第二间隙壁以及多个第三间隙壁。位线结构设置于半导体基底上，各位线结构沿一第一方向延伸，且多个位线结构沿一第二方向重复排列设置。存储节点接触设置于半导体基底上，各存储节点接触设置于在第二方向上相邻的位线结构之间。各第一空气间隙壁设置于各位线结构于第二方向上的一第一侧，且各第一空气间隙壁设置于各位线结构与各存储节点接触之间。各第一间隙壁设置于各位线结构于第二方向上的与第一侧相对的一第二侧，且各第一间隙壁设置于各位线结构与各存储节点接触之间。各第二间隙壁与各第三间隙壁设置于各位线结构的第一侧与第二侧，各第一间隙壁设置于位于第二侧的第二间隙壁与第三间隙壁之间，且各第一空气间隙壁设置于位于第一侧的第二间隙壁与第三间隙壁之间。
附图说明
图1至图13为本发明第一实施例的半导体存储装置的制作方法示意图，其中
图2为图1的状况下的位线结构的剖面示意图；
图3为图1之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6的状况下的位线结构的剖面示意图；
图8为图7之后的状况示意图；
图9为图8的状况下的上视示意图；
图10为图6之后的状况示意图；
图11为图10之后的状况示意图；
图12为图11的状况下的位线结构的剖面示意图；
图13为图12的状况下的上视示意图；
图14为本发明第二实施例的半导体存储装置的制作方法示意图；
图15为本发明第三实施例的半导体存储装置的制作方法示意图。
主要元件符号说明
10半导体基底
11浅沟槽隔离
12主动区
21字符线介电层
22字符线
23字符线盖层
31绝缘层
32栅极介电层
41非金属导电层
41a第一非金属导电层
41b第二非金属导电层
42阻障层
42a第一阻障层
42b第二阻障层
43金属层
43a第一金属层
43b第二金属层
44盖层
44a位线盖层
44b栅极盖层
45第一介电层
46第二介电层
47隔离结构
48第三介电层
51存储节点接触
52金属硅化物层
61第三阻障层
62导电层
62a条状接触结构
62b存储节点接触垫
62c字符线接触结构
62g栅极接触结构
62s源极/漏极接触结构
63硬掩模层
71第四介电层
71s第四间隙壁
72第五介电层
80图案化掩模层
101-102半导体存储装置
a1第一空气间隙壁(空气间隙子)
a2第二空气间隙壁
bl位线结构
d1第一方向
d2第二方向
d3垂直方向
e1第一侧
e2第二侧
gs栅极结构
r1存储单元区
r2周围区
s1第一间隙壁(侧壁子)
s2第二间隙壁
s3第三间隙壁
s11第五间隙壁
sd源极/漏极区
v1第一凹陷
v2第二凹陷
v3第三凹陷
v4第四凹陷
具体实施方式
请参阅图1至图13。图1至图13所绘示为本发明第一实施例的半导体存储装置的制作方法示意图，其中图1、图3至图6、图10与图11为存储单元区以及周围区的状况示意图，图2、图7、图8与图12为沿与位线结构延伸方向正交的方向的剖面状况示意图，而图9与图13为上视示意图。此外，图8可被视为沿图9中的剖线a-a’所绘示的剖视示意图，而图12可被视为沿图13中的剖线b-b’所绘示的剖视示意图，但并不以此为限。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一半导体基底10，半导体基底10上可定义有一存储单元区r1以及一周围区r2。存储单元区r1中可用以形成多个存储单元(memorycell)，而周围区r2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，soi)基底，但不以此为限。在本实施例中，半导体基底10的存储单元区r1中可形成有一浅沟槽隔离11，用以于半导体基底10的存储单元区r1中定义出多个主动区12。此外，半导体基底10的存储单元区r1中可形成多条字符线(wordline)22，而本实施例的字符线22可为埋入式字符线(buriedwordline)，但并不以此为限。字符线22可利用以埋入方式形成于半导体基底中，字符线22与半导体基底10之间可形成一字符线介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的字符线介电层21、字符线22以及字符线盖层23可通过先于半导体基底10中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，亦可视需要形成其他型式的字符线结构。此外，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝(al)、钨(w)、铜(cu)、钛铝合金(tial)或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
然后，在半导体基底10上形成多个位线结构bl以及至少一个栅极结构gs。各位线结构bl沿一第一方向d1延伸，且多个位线结构bl可沿一第二方向d2排列。在一些实施例中，可利用对一多层堆叠结构进行图案化而分别于存储单元区r1以及周围区r2中形成位线结构bl与栅极结构gs，但本发明并不以此为限而亦可视需要以不同的材料或/及制作工艺来分别形成位线结构bl以及栅极结构gs。举例来说，可于半导体基底10上形成一非金属导电层41、一阻障层42、一金属层43以及一盖层44依序堆叠的多层堆叠结构，再对此多层堆叠结构进行图案化而形成位线结构bl与栅极结构gs。非金属导电层41可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，阻障层42可包括钛、钨硅化物(wsi)、氮化钨(wn)或其他适合的阻障材料，金属层43可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而盖层44可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。因此，各位线结构bl可包括依序堆叠的一第一非金属导电层41a、一第一阻障层42a、一第一金属层43a以及一位线盖层44a，而栅极结构gs可包括依序堆叠的一第二非金属导电层41b、一第二阻障层42b、一第二金属层43b以及一栅极盖层44b，但并不以此为限。此外，在上述的多层堆叠结构形成之前，可先于半导体基底10的存储单元区r1上形成一绝缘层31覆盖字符线盖层23与主动区12，而可于半导体基底10的周围区r2上形成一栅极介电层32，用以当作栅极结构gs所对应晶体管中的栅极介电层，但并不以此为限。
接着，可于周围区r2的栅极结构gs上形成介电层(例如图1中所示的第一介电层45与第二介电层46)，并对此介电层进行蚀刻而于栅极结构gs的侧壁上形成间隙壁，但并不以此为限。此外，各位线结构bl的侧壁上可形成单一或多层的间隙壁，而各位线结构bl的侧壁上的间隙壁可与栅极结构gs的侧壁上的间隙壁可视需要以相同的制作工艺一并形成或以不同的制作工艺分别形成。在本实施例中，各位线结构bl的侧壁上可形成有一第一间隙壁s1。在一些实施例中，可更于各位线结构bl的侧壁上形成一第二间隙壁s2以及一第三间隙壁s3，但并不以此为限。第二间隙壁s1位于第一间隙壁s1与位线结构bl之间，且第一间隙壁s1位于第二间隙壁s2与第三间隙壁s3之间。此外，可于半导体基底10中形成源极/漏极区sd，然后再形成一第三介电层48覆盖源极/漏极区sd，但并不以此为限。
如图1与图2所示，本实施例的制作方法还包括于半导体基底10的存储单元区r1形成多个存储节点接触(storagenodecontact)51，存储节点接触51与多个主动区12中的至少一个对应且电连接。存储节点接触51可通过于半导体基底10上形成具有多个开口的隔离结构47，再于隔离结构47的开口中填入导电材料后对此导电材料进行回蚀刻(etchingback)制作工艺而形成，故存储节点接触51的顶面于垂直方向d3上低于隔离结构47的顶面，且存储节点接触51的顶面高于半导体基底10的顶面，但并不以此为限。存储节点接触51可包括硅，例如非晶硅、多晶硅或其他含硅的导电材料。然而，在一些实施例中，亦可视需要以其他制作工艺方式或/及材料来形成存储节点接触51。此外，各存储节点接触51的表面可视需要形成一金属硅化物层52，用以降低后续形成于各存储节点接触51的导电结构与存储节点接触51之间的接触阻抗，但并不以此为限。
接着，形成一导电层62覆盖位线结构bl、第一间隙壁s1以及存储节点接触51。更进一步说明，上述通过回蚀刻制作工艺形成存储节点接触51时可于隔离结构47中形成多个第一凹陷v1，而各第一凹陷v1可于垂直方向d3上对应至少一个存储节点接触51。此外，在一些实施例中，第三介电层48可部分形成于存储单元区r1中，而于上述的导电层62形成之前，可形成一第二凹陷v2贯穿第三介电层48与绝缘层31而暴露出对应的字符线22。此外，在一些实施例中，导电层62可更覆盖栅极结构gs与源极/漏极区sd，且于导电层62形成之前，可形成一第三凹陷v3与一第四凹陷v4，第三凹陷v3贯穿栅极盖层44b而暴露出栅极结构gs中的第二金属层43b，而第四凹陷v4贯穿周围区r2的第三介电层48而暴露出部分的源极/漏极区sd，但并不以此为限。在一些实施例中，导电层62可填入上述的各第一凹陷v1、第二凹陷v2、第三凹陷v3以及第四凹陷v4中，用于在后续的图案化制作工艺后形成对应的存储节点接触垫、字符线接触结构、栅极接触结构以及源极/漏极接触结构，但并不以此为限。此外，导电层62可包括铝、钨、铜、钛铝合金或其他适合的低电阻导电材料，而于导电层62形成之前可视需要先形成第三阻障层61，用以避免存储节点接触51的材料扩散至导电层62中，但并不以此为限。在一些实施例中，导电层62上可视需要形成一硬掩模层63，用以搭配后续的图案化制作工艺，但并不以此为限。
接着，如图3所示，对导电层62进行一第一图案化制作工艺，用以形成多个条状接触结构62a。各条状接触结构62a沿第一方向d1延伸且对应多个存储节点接触51。在一些实施例中，对导电层62所进行的第一图案化制作工艺亦可一并形成字符线接触结构62c且于周围区r2形成栅极接触结构62g以及源极/漏极接触结构62s，但并不以此为限。换句话说，位于栅极结构gs上的导电层62可被第一图案化制作工艺图案化而形成栅极接触结构62g，而位于源极/漏极区sd上的导电层62可被第一图案化制作工艺图案化而形成源极/漏极接触结构62s。
如图3至图7所示，在一些实施例中，第一图案化制作工艺可包括但并不限于下列步骤。首先，如图3所示，对导电层62进行蚀刻而形成条状接触结构62a。然后，如图4所示，于条状接触结构62形成之后，形成一介电层(例如图4中所示的第四介电层71)覆盖条状接触结构62a。在一些实施例中，第四介电层71可全面性地形成于存储单元区r1以及周围区r2中，故第四介电层71可覆盖栅极接触结构62g以及源极/漏极接触结构62s，但并不以此为限。接着，如图5至图7所示，对介电层71进行一回蚀刻制作工艺，用以暴露出位于各位线结构bl的第一侧e1的第一间隙壁s1。在一些实施例中，在上述的对介电层71进行回蚀刻制作工艺之前，可先形成一图案化掩模层80覆盖周围区r2，且一部分的图案化掩模层80亦可覆盖条状接触结构62a的边缘部分，但并不以此为限，而图案化掩模层80可用以保护周围区r2的部件而避免受到对介电层71所进行的回蚀刻制作工艺影响，且图案化掩模层80于回蚀刻制作工艺之后移除。
此外，在一些实施例中，各条状接触结构62a的上部可与对应的存储节点接触51于垂直方向d3上呈现偏移设置的状况，因此，位于各位线结构bl于第二方向d2上的第一侧e1的第一间隙壁s1被第一图案化制作工艺暴露出，而位于各位线结构bl于第二方向d2上与第一侧e1相对的一第二侧e2的第一间隙壁s1被条状接触结构62a覆盖。在一些实施例中，各条状接触结构62a的上部可于垂直方向d3上覆盖位于各位线结构bl的第二侧e2的第一间隙壁s1、第二间隙壁s2以及第三间隙壁s3，而位于各位线结构bl的第一侧e1的第一间隙壁s1、第二间隙壁s2以及第三间隙壁s3于垂直方向d3上未被条状接触结构62a覆盖，故对介电层71进行的回蚀刻制作工艺之后会将位于各位线结构bl的第一侧e1的第一间隙壁s1、第二间隙壁s2以及第三间隙壁s3暴露出来，但并不以此为限。此外，介电层71进行的回蚀刻制作工艺之后可于各条状接触结构62a的侧壁上形成一第四间隙壁71s，但并不以此为限。
接着，如图7至图9所示，将被第一图案化制作工艺暴露出的第一间隙壁s1移除而形成多个第一空气间隙壁a1。第一间隙壁s1可利用蚀刻选择比较高的蚀刻制作工艺例如湿式蚀刻制作工艺来移除，但并不以此为限。在一些实施例中，亦可视需要使用其他适合的蚀刻方式来移除第一间隙壁s1。此外，与第一间隙壁s1相邻的第二间隙壁s2以及第三间隙壁s3优选由与第一间隙壁s1的材料之间具有较高蚀刻选择比的材料所形成。换句话说，第一间隙壁s1的材料可不同于第二间隙壁s2以及第三间隙壁s3的材料。举例来说，第一间隙壁s1可包括一氧化物，而第二间隙壁s2与第三间隙壁s3可分别包括一氮化物，但并不以此为限。由于位于各位线结构bl的第一侧e1的第一间隙壁s1并未被条状接触结构62a覆盖，故即使当存储单元的密度增加而需相对缩小第一间隙壁s1于第二方向d2上的厚度时，上述的蚀刻制作工艺仍可有效地将位于各位线结构bl的第一侧e1的第一间隙壁s1移除而形成所需的第一空气间隙壁a1，避免需在第一间隙壁s1被其他部件部分覆盖的状况下通过湿式蚀刻的侧蚀来形成空气间隙壁时可能发生的蚀刻不完全或/及蚀刻时间过长等问题。此外，所形成的各第一空气间隙壁a1沿第一方向d1延伸而设置于对应的位线结构bl与多个沿第一方向d1排列的存储节点接触51之间，故可有效降低位线结构bl的寄生电容。因此，本发明的设计可达到提升制作工艺良率以及改善元件操作表现的效果。
如图8至图10所示，在第一空气间隙壁a1形成之后，可对条状接触结构62a进行一第二图案化制作工艺，用以形成多个存储节点接触垫62b。在一些实施例中，各存储节点接触垫62b对应一个存储节点接触51，且各存储节点接触垫62b与对应的存储节点接触51电连接，但并不以此为限。此外，如图10至图13所示，在存储节点接触垫62b形成之后，可形成一第五介电层72覆盖存储节点接触垫62b且填入各存储节点接触垫62b之间，接着再利用回蚀刻制作工艺将于垂直方向d3上位于各存储节点接触垫62b上的第五介电层72以及硬掩模层63移除而暴露出各存储节点接触垫62b。第五介电层72优选以填洞能力较佳的材料或/及制作工艺所形成，由此可确保第一空气间隙壁a1未被第五介电层72填入。
经由上述的制作方式，可形成如图11至图13所示的半导体存储装置101。半导体存储装置101包括半导体基底10、多个位线结构bl、多个存储节点接触51、多个第一空气间隙壁a1、多个第一间隙壁s1、多个第二间隙壁s2以及多个第三间隙壁s3。位线结构bl与存储节点接触51设置于半导体基底10上，各位线结构bl沿第一方向d1延伸，且多个位线结构bl沿第二方向d2重复排列设置。在一些实施例中，第一方向d1可大体上与第二方向d2正交，但并不以此为限。各存储节点接触51设置于在第二方向d2上相邻的位线结构bl之间。各第一空气间隙壁a1设置于各位线结构bl于第二方向d2上的第一侧e1，且各第一空气间隙壁a1设置于各位线结构bl与各存储节点接触52之间。各第一间隙壁s1设置于各位线结构bl于第二方向d2上的与第一侧e1相对的第二侧e2，且各第一间隙壁s1设置于各位线结构bl与各存储节点接触51之间。各第二间隙壁s2与各第三间隙壁s3设置于各位线结构bl的第一侧e1与第二侧e2，各第一间隙壁s1设置于位于第二侧e2的第二间隙壁s2与第三间隙壁s3之间，且各第一空气间隙壁a1设置于位于第一侧e1的第二间隙壁s2与第三间隙壁s3之间。换句话说，在一些实施例中，第一空气间隙壁a1可仅设置于各位线结构bl于第二方向d2上的单一侧，但并不以此为限。此外，半导体存储装置101可还包括多个存储节点接触垫62b，各存储节点接触垫62b设置于一个存储节点接触51上，且各存储节点接触垫62b与对应的存储节点接触51电连接。存储节点接触垫62b于垂直方向d3上覆盖至少部分的第一间隙壁s1。更明确地说，位于各位线结构bl的第二侧e2的第一间隙壁s1部分被存储节点接触垫62b覆盖，而位于各位线结构bl的第一侧e1的第一空气间隙壁a1、第二间隙壁s2以及第三间隙壁s3未被存储节点接触垫62b覆盖。各第一空气间隙壁a1沿第一方向d1延伸，且各第一空气间隙壁a1于第一方向d1上的长度大于各存储节点接触垫62b于第一方向d1上的长度。在一些实施例中，各第一空气间隙壁a1于第一方向d1上的长度大于各存储节点接触垫62b于第一方向d1上的长度的两倍或三倍。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，用以方便在各实施例间互相对照。
请参阅图14以及图11，图14所绘示为本发明第二实施例的半导体存储装置的制作方法示意图，且图11可被视为绘示了图14之后的状况示意图。如图14与图11所示，本实施例的制作方法与上述第一实施例不同的地方在于，本实施例的制作方法于上述的第一图案化制作工艺之后，再对栅极结构gs以及源极/漏极区sd上的导电层62进行图案化而形成栅极接触结构62g与源极/漏极接触结构62s。
请参阅图15以及图13，图15所绘示为本发明第三实施例的半导体存储装置102的制作方法示意图，且图15可被视为绘示了图13之后的状况示意图。如图13与图15所示，本实施例的制作方法与上述第一实施例不同的地方在于可于存储节点接触垫62b形成之后，将位于各位线结构bl的第二侧e2且未被存储节点接触垫62b覆盖的第一间隙壁s1移除而形成多个第二空气间隙壁a2。至少部分的第二空气间隙壁a2沿第一方向d1重复排列，且部分的第一间隙壁s1位于第一方向d1上相邻的第二空气间隙壁a2之间。由于位于各位线结构bl的第二侧e2的第一间隙壁s1部分被存储节点接触垫62b覆盖，故所形成的第二空气间隙壁a2于第一方向d1上的长度小于各第一空气间隙壁a1于第一方向d1上的长度。此外，第一间隙壁s1被第二空气间隙壁a2分割而成为多个沿第一方向d1排列的第五间隙壁s11，且各第五间隙壁s11于第一方向d1上的长度小于或等于各存储节点接触垫62b于第一方向d1上的长度。因此，相较于上述第一实施例，本实施例的半导体存储装置102还包括多个第二空气间隙壁a2，各第二空气间隙壁a2设置于各位线结构bl的第二侧e2，且各第二空气间隙壁a2设置于位于第二侧e2的第二间隙壁s2与第三间隙壁s3之间。此外，在半导体存储装置102的上视图中，各存储节点接触垫62b于第一方向d1上至少部分位于相邻的第二空气间隙壁a2之间。通过第二空气间隙壁a2可更进一步降低位线结构bl的寄生电容，故可更进一步改善半导体存储装置102的元件操作表现。
综上所述，在本发明的半导体存储装置以及其制作方法中，可利用于存储节点接触垫形成之前将位于各位线结构的单一侧的第一间隙壁移除而形成空气间隙壁。由于所欲移除的位于各位线结构的第一侧的第一间隙壁并未被存储节点接触垫或条状接触结构覆盖，故所使用的蚀刻制作工艺可有效地将位于第一侧的第一间隙壁移除而形成所需的第一空气间隙壁。通过本发明的制作方法，可避免需在间隙壁被其他部件部分覆盖的状况下通过湿式蚀刻的侧蚀来形成空气间隙壁时可能发生的蚀刻不完全或/及蚀刻时间过长等问题，故可达到提升制作工艺良率以及改善元件操作表现的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。