一种低电场源极抹除非挥发性内存单元的制造方法与流程

本申请是申请号为201410064641.3、申请日2014年02月25日、发明名称为“一种低电场源极抹除非挥发性内存单元及其制造方法”的分案申请。

本发明涉及一种集成电路组件结构的制造方法，尤其涉及一种低电场源极抹除非挥发性内存单元结构的制造方法。

背景技术：

非挥发性内存(non-volatilememory)具有体积小、重量轻、省电、且数据不随供应电源断电而消失的优点，因此非常适合手持式电子装置的应用。目前随着手持式电子装置的普及，非挥发性内存确已被大量地采用，举凡作为多媒体的储存媒介，或是维持电子系统的正常操作皆有其应用。非挥发性内存目前正处于一个需求量逐年增大，成本与售价却逐年降低的正循环，已为半导体产业中相当重要的产品之一。

请参考美国专利号us4,698,787。该抹除非挥发性内存单元为一传统的堆栈闸式(stack-gate)非挥发性内存结构，具有一悬浮栅极区(floatinggate)。在该内存进行写入“1”的操作时，利用热电子注入(hot-electroninjection)的机制，将足够数量的电子陷捕于该悬浮栅极区内，而使该内存单位的状态为“1”；而在该内存进行写入“0”或是抹除的操作时，利用福勒-诺德汉穿隧(fowler-nordheimtunneling)的机制，将电子排出该悬浮栅极区之外，而使该内存单位的状态为“0”。由于该内存单元的状态，决定于是否有足够多的电子陷捕于该悬浮栅极区内，因此即使移除供应电源，该内存单元的状态仍得以维持，故称为非挥发性内存。然而此一堆栈闸式之非挥发性内存单元有以下缺点：第一、有过度抹除效应。当内存单元进行抹除操作时，可能导致过多的电子排出悬浮栅极区之外，而造成该内存单元的等效晶体管组件的临界电压为负电压，亦即使得该内存单元常态为导通状态而造成不必要的漏电流。第二、进行抹除的操作时，需要较大的操作电流；在内存进行抹除操作时，源极电压远高于悬浮栅极区的电压，因此会造成栅极引发漏极漏电流(gate-induceddrainleakage,gidl)效应，而产生从源极到基板的漏电流，因此操作上需要一个供电流能力较强的外接供应电源，而使得整体电路的积体化不容易；另外，为了减轻该漏电流的程度，该源极乃以淡掺杂漏极(lightly-dopeddrain)的结构实现；然而当制程能力愈先进，而几何尺寸愈小时，淡掺杂漏极的结构却也容易造成信道的碰穿效应(punch-througheffect)。因此在小于0.2微米的制程下制造堆栈闸式非挥发性内存时，便舍弃淡掺杂漏极的结构，而以深n型槽(deepn-well)的方式来隔离该源极以及基板而避免漏电流。然而为了节省面积，在一个由堆栈闸式非挥发性内存所形成的内存矩阵中，会有复数个内存单元共享深n型槽；而该共享深n型槽之复数个内存单元便由于结构的限制，而必须同时进行抹除的操作，因而牺牲了电路操作上的弹性。最后，在进行写入“1”的操作时，由于信道的电场强度较大，因此电子发生穿隧的机率较低，因而在操作上需要一较大的电流以增加操作速度。

请参考美国专利号us5,338,952,us5,414,286，此习知技术为一分离闸式(split-gate)非挥发性内存之结构。如图1所示，与前述之堆栈式(stackgate)习知技术相比，其具有额外的一选择栅极区。由于该非挥发性内存单元的等效晶体管组件，其信道区的导通需要悬浮栅极区以及选择栅极区同时存在大于临界电压(threshold)的正电压，因此可藉由对选择栅极区电压的控制，而避免常态漏电流的缺陷。如同前述的堆栈式(stackgate)习之技术，为了减轻抹除操作时的源极gidl漏电流的程度，该源极以淡掺杂漏极(lightly-dopeddrain)的扩散结构实现原籍的浓淡掺杂，使源极件次之浓淡掺杂区域均扩散形成于浮动栅极下方，以降低源极横向电场，进而降低源极与浮动栅极间的垂直电场以及所产生的gidl漏电流；然后当制程能力越先进，而几何尺寸越小时，淡掺杂漏极的结构却也容易造成信道的碰穿效应(punch-througheffect)。因此在小于0.2微米的制程下制造堆栈闸式非挥发性内存时，仍然具有较大的芯片面积。

请参考美国专利号us7,009,144,us7,199,424,us7,407,857，此习知技术亦为一分离闸式非挥发性内存的结构，其中悬浮栅极区的底部存在一阶梯状结构，如图2所示。该发明与前述之分离闸式非挥发性内存(图1)习知技术相比，此楔形结构虽然不能完全避免在进行抹除操作时，所造成的栅极引发漏极漏电流效应，但此楔形结构的源极区延伸至阶梯状结构穿隧氧化层的较厚区域；可大幅降低悬浮栅极区与源极区质检的垂直电场度，从而减轻该源极到基板漏电流的程度。然而此非挥发性内存单元的等效晶体管组件，其导通时导通电流大小将决定于该楔形结构所形成的较厚的栅极介电层，造成该导通电流大小的变异较大，进而影响内存的良率。且该阶梯状结构浮动栅极较厚的穿隧介电层，易导致漏极与源极间的短通路现象，进而大幅限制该结构的进一步微缩的可能。

技术实现要素：

本发明的目的在于克服现有技术的缺陷，提供一种非挥发性内存，藉由抹除操作电压，下浮动栅极的尖端电厂效应，仍能有效进行电子能够减轻栅极引逸出于浮动栅极并进行穿隧至淡掺杂源极区，同时避免源极浓掺杂区与浮动栅极重叠所造成的高电场与其导致的gidl源极漏电流。

实现上述目的的技术方案是：

本发明一种低电场源极抹除非挥发性内存单元，包含基板、第一介电层、穿隧介电层、源极绝缘层、选择栅极区、悬浮栅极区、第二介电层、以及控制栅极区。该基板为一半导体基板，通常为p型硅基板。该基板具有一上表面或一与该上表面相接的沟槽。该基板的一侧以掺杂方式形成一漏极扩散区。该上表面的另一侧以掺杂方式形成一源极区。该源极区具有一从浓掺杂区向漏极一侧延伸的淡掺杂区形成于基板上表面或一与该基板上表面相接的沟槽的侧墙表面上。源极扩散区及漏极扩散区通常为n型掺杂区。该第一介电层形成于该基板的上表面，且位于该漏极扩散区一侧。一穿隧介电层，形成于该基板的上表面的淡掺杂源极区及漏极区之间，且近淡掺杂源极区一侧，并与第一介电层连接。一悬浮栅极区，形成于该穿隧介电层的表面上，且该悬浮栅极区的源极一侧外缘与源极淡掺杂区对齐，并与源极浓掺杂区形成水平或垂直错位。一控制栅极区，形成于该悬浮栅极区的表面上，且该控制栅极区与该悬浮栅极区以一第二介电层相绝缘。第一介电层与穿隧介电层上方的选择栅极与浮动栅极之间以一绝缘介电层分开。

本发明又提出一种低电场源极抹除非挥发性内存单元的制造方法，此方法之步骤首先为提供一基板。该基板为一半导体基板，通常为p型硅基板，且该基板具有上表面。接下来依次为形成第一介电层于该基板的上表面。形成多晶硅选择栅极区于该第一介电层之上。形成一选择栅极区侧壁绝缘层。藉由硅基板氧化形成穿隧介电层，接着形成自动对准的浮动栅极多晶硅。形成一自对准淡掺杂源极扩散区并移除多余的多晶硅以保留穿隧氧化层上方的浮动栅极。形成一离子布植隔离层，该隔离层具有一厚度阻挡离子布植的水平方向掺杂；然后以垂直方向离子布植形成源极浓掺杂区，并与穿隧介电层上方的浮动栅极形成水平方向的错位。接着于该悬浮栅极区及该选择栅极区之上，形成一第二介电层。于该第二介电层之上，形成一控制栅极区。最后以掺杂方式形成一漏极扩散区，漏极扩散区通常为n型掺杂区。

本发明又提出另一种低电场源极抹除非挥发性内存单元之制造方法，此方法之步骤首先为提供一基板。该基板为一半导体基板，通常为p型硅基板，且该基板具有上表面。接下来依次为形成第一介电层于该基板的上表面。形成多晶硅选择栅极区于该第一介电层之上。形成一选择栅极区侧壁绝缘层。藉由硅基板氧化形成穿隧介电层。以多晶硅化学沉积以及平坦化处理形成等高度的第一绝缘层与浮动栅极多晶硅的上表面，再施以多晶硅回蚀刻(etch-back)形成一凹陷的浮动栅极多晶硅的上表面，形成一自对准隔离侧墙，以蚀刻方式去除多余的多晶硅以保留穿隧氧化层上方的浮动栅极。接着继续向下蚀刻形成一硅基板的凹陷沟槽。形成一离子布植隔离层，该隔离层厚度可以为较前述制造方法为薄；以斜角度离子布植形成源极淡掺杂区，然后以垂直方向离子布植形成源极浓掺杂区，并与穿隧介电层上方的浮动栅极形成垂直方向的错位。以一快速氧化修补离子布植晶格缺陷，接着以氧化硅化学沉积填满该沟槽，以平坦化处理形成等高度的第一绝缘层与沟槽绝缘氧化硅的上表面，再施以硅回蚀刻(etch-back)形成一凹陷的沟槽绝缘氧化硅的上表面。接着于该悬浮栅极区及该选择栅极区之上，形成一第二介电层。于该第二介电层之上，形成一控制栅极区。最后以掺杂方式形成一漏极扩散区，漏极扩散区通常为n型掺杂区。

本发明有鉴于源极抹除操作下浮动栅极多晶硅指向源极扩散区为具有尖端电厂效应，其电子穿隧所需的浮动栅极尖端电场于源极浓掺杂的重叠与否已无太大影响。而本发明之功效在于，由于低电场源极抹除非挥发性内存单元之悬浮栅极区仅与源极延伸的淡掺杂区重叠，而与源极浓掺杂形成一水平方向或垂直方向错位，因而源极区与p型硅基板之间的水平与垂直电场强度能够被有效地降低，因而减小了栅极引发源极漏电流效应所造成的源极扩散区到p型硅基板的漏电流，也进而减低了供应电源的供电流能力需求，使整体电路的积体化较易实现。

附图说明

图1为与本发明相关之一先前技术剖面示意图；

图2为与本发明相关的另一先前技术剖面示意图；

图3为本发明的低电场源极抹除非挥发性内存单元第一实施例的剖面示意图；

图4a为本发明的低电场源极抹除非挥发性内存单元第一实施例制造方法的形成选择栅极区，第一绝缘层，以及侧壁隔离层结构的示意图；

图4b为基于图4a的结构形成穿隧氧化层结构的示意图；

图4c为基于图4b的结构形成悬浮栅极侧壁的示意图；

图4d为基于图4c的结构形成悬浮栅极区以及源极淡掺杂区的示意图；

图4e为基于图4d的结构形成离子布植隔离层的示意图；

图4f为基于图4e的结构形成源极浓掺杂区的示意图；

图4g为基于图4f的结构形成离子布植隔离层的另一种方法的示意图；

图4h为基于图4f，4g的结构形成漏极区以及源极氧化层的示意图；

图4i为基于图4h的结构形成第二介电层以及控制栅极区的示意图；

图5为本发明的低电场源极抹除非挥发性内存单元的第二实施例的示意图；

图6a为本发明的低电场源极抹除非挥发性内存单元的第二实施例制造方法中形成选择栅极区，第一绝缘层，以及侧壁隔离层结构的示意图；

图6b为基于图6a的结构形成穿隧氧化层结构的示意图；

图6c为基于图6b的结构形成悬浮栅极多晶硅覆盖平坦化结构的示意图；

图6d为基于图6c的结构形成悬浮栅极多晶硅覆盖回蚀刻结构的示意图；

图6e为基于图6d的结构形成自对准蚀刻阻挡层的示意图；

图6f为基于图6e的结构形成源极沟槽区的示意图；

图6g为基于图6f的结构形成源极沟槽区的源极浓淡掺杂区结构示意图；

图6h为基于图6g的结构形成半填满源极沟槽区的源极绝缘结构示意图；

图6i为基于图6h的结构形成第二介电层以及控制栅极区的示意图；

图6j为本发明的低电场源极抹除非挥发性内存单元第二实施例的剖面示意图；

标记说明：1为p型硅基板，1a为上表面，2为沟槽底部表面，2a为沟槽底面表面，2b为沟槽侧面表面，3为选择栅极区，4为第一绝缘层，5为穿隧介电层，6为源极绝缘层，7为多晶硅层，8为悬浮栅极区，9为漏极区，10为源级区，11为第二介电层，12为控制栅极区，13为第一介电层，15为氮化硅侧壁隔离层，17为二氧化硅或氮化硅复合侧壁绝缘层，18为二氧化硅或氮化硅侧壁隔离层。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明。

以下说明内容的技术用语参照本技术领域习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书说明或定义为准。另外，本说明书所提及用语「上」、「下」、「于」等，在实施为可能的前提下，涵义可包含直接或间接地在某物或某参考对象之「上」、「下」，以及直接或间接地「于」某物或某参考对象，所谓「间接」是指其间尚有中间物或物理空间存在；当提及「邻近」、「之间」等用语时，在实施为可能的前提下，涵义可包含两物或两参考对象间存在其它中间物或空间，以及不存在其它中间物或空间。再者，以下内容关于半导体制程，对于半导体制程领域所习见的氧化层生成、微影、蚀刻、清洗、扩散、离子布植、化学暨物理气相沉积等技术，若不涉及本发明的技术特征，将不予赘述。此外，图标所示组件的形状、尺寸、比例等仅为示意，说明书中叙述的参数与制程能力有关，是供本技术领域具有通常知识者了解本发明之用，而非对本发明之实施范围加以限制。另外，说明书中叙述的制造方法针对单一非挥发性内存组件的制造而描述者，事实上本技术领域具有通常知识者皆可利用习知技术，而据以实施具产业利用性之由复数个非挥发性内存单元所构成的非挥发性内存矩阵。

图3为本发明低电场源极抹除非挥发性内存单元的剖面示意图。

请参考图3所示。图3包含了左右相对称的两组低电场源极抹除非挥发性内存单元，以下针对图中位于左半部的低电场源极抹除非挥发性内存单元作说明。该低电场源极抹除非挥发性内存单元包含一基板，该基板通常为一p型硅基板1。该p型硅基板1具有一上表面1a。该p型硅基板1中设置一n型掺杂层形成一漏极扩散区9，以及另一n型掺杂层形成一源极扩散区10，其中n型掺杂区10a即为浓度较淡的掺杂区；该漏极扩散区9与该源极扩散区10并不相邻。

如图3所示，该低电场源极抹除非挥发性内存单元亦包含一第一介电层13、一穿隧介电层5、一选择栅极区3、一第一绝缘层4、一悬浮栅极区8以及一控制栅极区12。

该第一介电层13是一栅极介电层,通常为氧化层，形成于该p型硅基板1的上表面1a上。第一介电层13厚度介于0.5纳米至10纳米之间，该第一介电层13厚度亦可等同于任何逻辑闸介电层厚度。

穿隧介电层5,通常为一二氧化硅穿隧绝缘层，形成于第一介电层13与源极区10之间，并与源极淡掺杂区10a相接或者部分重叠，且穿隧介电层5的厚度介于5纳米至15纳米之间，通常为10纳米。

该选择栅极区3形成于该第一介电层13之上。该第一绝缘层4形成于选择栅极区3之上。该悬浮栅极区8形成于该穿隧介电层5a之上，且该悬浮栅极区8的源极侧边缘与源极淡掺杂区10a相接或者部分重叠。悬浮栅极区8与选择栅极区3以及该第一绝缘层4以一侧壁绝缘层17,通常为二氧化硅或二氧化硅与氮化硅之复合层,相隔而形成于该的侧面上；前述侧壁绝缘层17厚度介于10纳米至30纳米之间，较佳为20纳米。该第二介电层11通常为二氧化硅与氮化硅之复合层，形成于该悬浮栅极区8及该第一绝缘层4之上；第二介电层11的厚度介于10纳米至20纳米之间。

该控制栅极区12的厚度通常为100纳米，至少局部的控制栅极区12形成于该悬浮栅极区8之上，且该控制栅极区12与该悬浮栅极区8以该第二介电层11相绝缘。

如图3所示，该悬浮栅极区8在电性上为绝缘状态，与外界并无电性上相连接的关系；然而藉由控制该控制栅极区12的电压，可利用电容耦合方式间接控制该悬浮栅极区8的电压。

由于低电场源极抹除非挥发性内存单元的悬浮栅极区8位于源极扩散区淡掺杂区10a的上方，使得当该非挥发性内存进行抹除操作时，源极扩散区10与浮动栅极8因水平方向距离错位使源极浓掺杂区扩散的垂直电场大为降低,且源极淡掺杂区10a与悬浮栅极区8因尖端电场效应而仍有效率地于穿隧介电层进行电子穿隧,因而浮动栅极区8与p型硅基板1之间的源极漏电流效应能够被有效地降低，进而减小了供应电源的供电流能力需求，使整体电路的积体化较易实现。

图3所示的低电场源极抹除非挥发性内存单元的一种制造方法将叙述如下。

请参考图4a至图4i，其为本发明所揭露的低电场源极抹除非挥发性内存单元的一种制造方法实施例示意图，其可应用于低电场源极抹除非挥发性内存单元的制造上。此实施例包含下列步骤。

如图4a所示，准备一基板，例如一p型硅基板1。该p型硅基板具有一上表面1a。

如图4a所示，利用热氧化法或其它氧化法，在该p型硅基板之上表面1a形成一第一介电层13。第一介电层13通常为二氧化硅栅极氧化层或其它高-k值介电层，其厚度介于1纳米至10纳米之间。

如图4a所示，形成一选择栅极区3以及一第一绝缘层4于第一介电层13上。详细步骤说明如下，在该第一介电层13的整个表面上，依次形成一厚度为100纳米的多晶硅层，以及一厚度为100纳米的绝缘层。该绝缘层材质可以为氮化硅(sin)或是硅酸乙脂(tetraethylorthosilicate,teos)。然后以一蚀刻阻挡图样层形成于该绝缘层之上，在蚀刻阻挡图样形成之后，进行选择性蚀刻，以蚀刻一部份该多晶硅层以及该绝缘层，以形成选择栅极区3以及第一绝缘层4。

如图4a所示，移除该蚀刻阻挡图样层，并利用高温氧化沉积法(high-temperatureoxide(hto)depositionprocess)，形成一二氧化硅绝缘层于已具有该选择栅极区3以及该第一绝缘层4的该p型硅基板1的整个表面之上。该二氧化硅绝缘层亦可能与另一氮化硅spacer(10纳米至20纳米)形成复合层覆盖于该选择栅极区3以及该第一绝缘层4的侧壁表面之上。二氧化硅绝缘层覆盖范围包含外露部份的该二氧化硅栅极氧化层、该选择栅极区3及该第一绝缘层4的侧面、以及该第一绝缘层4的上方。二氧化硅绝缘层厚度介于10纳米至30纳米之间。该二氧化硅绝缘层在该选择栅极区3及该第一绝缘层4的侧面部份形成一二氧化硅或上述复合侧壁绝缘层17；至此，该低电场源极抹除非挥发性内存单元之剖面图如图4a所示。

如图4b所示，去除基板1a表面上的残余绝缘层，接着利用热氧化法(thermaloxidation)或同步蒸气氧化法(issg)，在基板1a之上形成一穿隧介电层5，其厚度介于5纳米至15纳米之间。

如图4c所示，在图4b所示的结构表面上，形成一多晶硅层7，且厚度介于20纳米至200纳米之间，较佳为100纳米。对该多晶硅层7进行反应性离子蚀刻(reactiveionetching，rie)，该蚀刻法具有很好的方向性，最后的该多晶硅层7只留下位于选择栅极区3以及该第一绝缘层4侧面的部分，至此，该非挥发性内存的剖面图如图4c所示。

如图4d所示，利用布植法(implantation)，将n型原子，较佳为砷(arsenic)或磷(phosphorus)原子，掺杂(doping)进上述选择栅极区3及第一绝缘层4的一侧，浓度为每平方公分10的12次方至每平方公分10的14次方，形成一n型淡掺杂区10a，该淡掺杂区亦可以为浓淡深浅渐次掺杂结构。

如图4e所示，形成一均匀覆盖离子布植隔离层18，该隔离层材质可以为氮化硅(sin)或是硅酸乙酯(tetraethylorthorsilicate,teos)，其厚度为10纳米至50纳米。

如图4f所示，利用布植法(implantation)，将n型原子，较佳为砷(arsenic)原子，掺杂(doping)进上述源极淡掺杂区，浓度为每平方公分10的14次方至每平方公分10的16次方，形成一n型浓掺杂区10。至此，该非挥发性内存的剖面图如图4f所示。

如图4g所示，为另一种源极浓掺杂完成结构，其不同于图4e在于回蚀刻(etchback)该均匀覆盖的离子布植隔离层18，形成离子布植隔离层18侧墙，而除去源极淡掺杂区10a的上表面的离子布植隔离层则有利于低能量离子布植的遂行，进一步降低离子布植所造成的硅晶格缺陷与降低源极阻抗。

如图4h所示，在图4g所示去除离子布植隔离层18后的表面上，形成一快速氧化离子布植修补层与ono(oxide/nitride/oxide)介电层，为一第二介电层11，且厚度介于10纳米至20纳米之间，较佳为15纳米。该快速氧化离子布植修补层同时于源极上方因浓掺杂加速氧化形成较厚的源极绝缘层6。

如图4i所示，于该第二介电层11之上，形成一控制栅极区12。例如在该第二介电层11的整个表面上，形成一多晶硅层，其厚度为100纳米，接着形成另一蚀刻阻挡图样层，进行选择性蚀刻，留下的该多晶硅层即定义了一控制栅极区12，该控制栅极区12主要覆盖于该悬浮栅极区8之上，接着移除该蚀刻阻挡图样层；至此该非挥发性内存的主要结构已完成，其剖面图如图4i所示。

本发明的低电场源极抹除非挥发性内存单元的另一实施例，如图5所示，其制造方法将叙述如下。

请参考图6a至图6j，其是本发明所揭露的非挥发性内存的另一种制造方法实施例示意图。

图6a的形成步骤与图4a相同，请参考图4a的相关说明。

图6b的形成步骤与图4b相同，请参考图4b的相关说明。

如图6c所示，在图6b所示的结构表面上，施以化学沉积(cvd)与回蚀刻(etchback)或机械研磨(cmp)，形成的平坦化多晶硅层7。该第一绝缘层4与浮动栅极区3多晶硅的上表面为等高度。

如图6d所示，对该多晶硅层7进行反应性离子蚀刻(reactiveionetching，rie)，该蚀刻法具有很好的方向性，最后的该多晶硅层7相对于第一绝缘层4有一高度落差，该高度落差为20纳米至100纳米，较佳为50纳米。至此，该非挥发性内存的剖面图如图6d所示。

如图6e所示，形成一自对准的蚀刻阻挡层15，该蚀刻阻挡层15通常为化学沉积氧化硅或氮化硅。

如图6f所示，以自对准的蚀刻阻挡层15为阻挡，进行反应性离子方向性蚀刻，出去蚀刻阻挡层15未覆盖的下方多晶硅以及硅基板1的一部分，形成一凹陷的源极沟槽区2。该源极沟槽具有一侧面表面2b与底部2a。硅基板相对于穿隧氧化层5的蚀刻深度(即2b深度)为50纳米至150纳米。

如图6g所示，形成一均匀覆盖的离子布植隔离层18，该隔离层材质可以为氮化硅(sin)或是硅酸乙酯(tetraethylorthosilicate,teos)，其厚度为5纳米至25纳米。利用斜角度以及垂直角度离子布植法(implantation)，将n型原子，通常为磷(phosphorus)及砷(arsenic)原子，依次掺杂(doping)进上述凹陷的源极沟槽区2，其中斜角度离子布植掺杂的淡掺杂浓度为每平方公分10的12次方至每平方公分10的14次方，以垂直角度离子布植掺杂的淡掺杂浓度为每平方公分10的14次方至每平方公分10的16次方。至此，该非挥发性内存的剖面图如图6g所示。

如图6h所示，去除离子布植隔离层18，利用一化学沉积(cvd)与回蚀刻(etchback)或机械研磨(cmp)，形成的平坦化且半填满于源极沟槽区2的源极绝缘层6。该源极绝缘层6的表面高于穿隧氧化层5。至此，该非挥发性内存的剖面图如图6h所示。

如图6i所示，形成一ono(oxide/nitride/oxide)介电层，为一第二介电层11，且厚度介于10纳米至20纳米之间，较佳为15纳米；于该第二介电层11之上，形成一控制栅极区12。例如在该第二介电层11的整个表面上，形成一多晶硅层，其厚度为100纳米，接着形成另一蚀刻阻挡图案层，进行选择性蚀刻，留下该多晶硅层即定义了一控制栅极区12，该控制栅极区12主要覆盖于该悬浮栅极区8之上，接着移除该蚀刻阻挡图案层。至此，该非挥发性内存的主要结构已完成，其剖面图如图6j所示。

以下对本发明的低电场源极抹除非挥发性内存单元之操作方法作说明。

进行抹除的操作，也就是对该低电场源极抹除非挥发性内存单元进行写入“1”的操作时，在源极区10施以6伏特的电压，在控制栅极区12施以负9伏特的电压，在漏极区9以及选择栅极区3则施以0伏特的电压；由于悬浮栅极区8与控制栅极区12之间存在一等效电容，其电容值远大于悬浮栅极区8与源极区10之间存在的等效电容电容值，因此控制栅极区12与源极区10之间所施以的电压差，将大部份反应在悬浮栅极区8与源极区10之电压差上，即悬浮栅极区8的电压约在负8v；根据福勒-诺德汉穿隧原理，此时电子将从悬浮栅极区8经位于底部之穿隧介电层5穿隧而进入源极区10，最后该悬浮栅极区8之等效极性为正电。

而由于源极区10与控制栅极区12的电压差高达约14伏特，且源极区10为较高电压，因此将引发能带间穿隧(band-to-bandtunneling)效应，或称栅极引发汲(源)极漏电流(gateinduceddrainleakage,gidl)效应，造成源极区10与p型硅基板1之间的崩溃电压(breakdownvoltage)降低，而导致一从源极区10至p型硅基板1的漏电流，此漏电流大小一方面决定于源极区10与p型硅基板1之间的电场强度。本发明所揭露的非挥发性内存结构，由于其源极区10可以有较大的横向延伸空间，且形成一淡掺杂源极的结构，因此可以有效地降低该电场强度，而大大地降低了该漏电流大小，进而提高了供应电源的利用效率，也减低电路于操作时的温升程度，延长了电路的使用寿命。

进行写入“0”的操作时，在源极区10施以5伏特至6伏特的电压，在控制栅极区12施以9伏特之电压，在漏极区9施以0至0.5伏特之电压，而在选择栅极区3则施以约1伏特之电压，该1伏特乃略高于该低电场源极抹除非挥发性内存单元之等效晶体管组件之临界电压，而使该等效晶体管组件处于次导通之状态；该次导通之状态使得该等效晶体管组件导通微安培(microampere,ua)级之电流，且电流方向乃由源极区10出发，在p型硅基板1之中紧贴着侧墙5的通道部份，并在第一介电层13的下方直角转弯后，经选择栅极区3的正下方通道部份而流入漏极区9；至于电子流的流动方向则与电流相反。此时悬浮栅极区8随着控制栅极区12之偏压而处于较高电压的状态，因此浮动栅极区下方信道5部份亦处于较高电压的部份，然而在第一介电层13下方信道部份之电压则由于该等效晶体管组件处于次导通之状态而相对较低；因此当电子流由第一介电层13下方之信道部份进入5的通道部份时，其对应的电压变化(约5伏特)将产生一个高电场区域，而引发热电子注入机制，部份电子将由该高电场区域经穿隧介电层5穿隧而进入悬浮栅极区8，最后该悬浮栅极区8由于陷捕足够数量之电子于其中，而使其等效极性为负电。

进行读取的操作时，在源极区10以及控制栅极区12施以0伏特的电压(或控制栅极区12亦可施以vcc之电压，此vcc为内存电路的供电电压值，例如0.18微米制程下，此电压通常为1.8伏特)，在漏极区9施以约1伏特的电压，而在选择栅极区3则施以vcc之电压，此时，选择栅极区3下方的信道部份为导通状态。假设该低电场源极抹除非挥发性内存单元之储存状态为“0”，亦即该悬浮栅极区8之等效极性为负电，则浮动栅极区下方的信道部份5并不导通，亦即信道之电流大小几乎为0；另一方面，假设该低电场源极抹除非挥发性内存单元之储存状态为“1”，亦即该悬浮栅极区8的等效极性为正电，则浮动栅极区下方之信道部份5亦为导通状态，此时信道存在电流，大小约为30微安培。藉由侦测信道电流大小，该低电场源极抹除非挥发性内存单元之储存内容即可得知。

以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。