以裸片接合到形成的重布线的三维集成电路形成方法与流程

本发明的实施例涉及集成电路的封装及其形成方法。

背景技术：

随着半导体技术的发展，半导体芯片/裸片变得越来越小。同时，需要将更多功能集成到半导体裸片中。因此，半导体裸片需要将越来越大数目的i/o垫封装到更小区域中，且i/o垫的密度随时间快速升高。因此，半导体裸片的封装变得更加困难，这不利地影响封装的良率。

在常规封装方法中，可形成堆叠封装(pop)结构。pop结构包含底部封装及接合到所述底部封装的顶部封装。为形成底部封装，首先以模塑料模制装置裸片以使装置裸片的金属凸块通过模塑料暴露。接着，用于将电信号重新路由到比装置裸片更大的区域的重布线(rdl)形成于模塑料及装置裸片上。rdl的形成可涉及高热预算，这对装置裸片具有不利影响。

另一封装方法称为衬底上覆芯片上覆芯片(chip-on-wafer-on-substrate，cowos)。在相应封装中，首先将第一多个装置裸片接合到芯片，所述芯片中包含第二多个装置裸片。可通过微凸块或焊料区进行接合。接着，将底胶填充物施配到第一多个装置裸片与第二多个装置裸片之间的间隙中。接着，将芯片单粒化成多个封装。封装中的每一者例如通过焊料区接合到封装衬底。接着，将另一底胶填充物施配于接合在一起的封装与封装衬底之间。

技术实现要素：

根据本发明的一些实施例，一种方法包含：在载体上方形成电介质层；在所述电介质层中形成多个接合垫；及执行平坦化以使电介质层与多个接合垫的顶面彼此齐平。装置裸片通过混合接合而接合到所述电介质层及所述多个接合垫的部分。将所述装置裸片囊封于囊封材料中。接着，从所述装置裸片及所述电介质层拆卸所述载体。

根据本发明的一些实施例，一种方法包含：在载体上方形成第一电介质层；在所述第一电介质层上方形成多个重布线；在所述多个重布线上方形成第二电介质层；及在所述第二电介质层中形成多个接合垫，其中所述多个接合垫的顶面与所述第二电介质层的顶面大体上共面。接合装置裸片，其中所述装置裸片的表面电介质层接合到所述第二电介质层，且所述装置裸片中的金属垫通过金属与金属接合而接合到所述多个接合垫。将所述装置裸片囊封于囊封材料中。拆卸所述载体以显露出所述第一电介质层。电连接件经形成以穿过所述第一电介质层而电耦合到所述多个重布线。

根据本发明的一些实施例，一种封装包含：多个重布线，其具有第一多个接合垫；及第一多个电介质层，其中所述多个重布线定位于所述第一多个电介质层中。所述第一多个电介质层包含第一表面电介质层，其中所述第一表面电介质层的第一表面与所述第一多个接合垫的第一表面大体上共面。装置裸片包含通过金属与金属接合而接合到所述第一多个接合垫的第二多个接合垫。第二多个电介质层包含第二表面电介质层，其中所述第二表面电介质层具有与所述第二多个接合垫的第二表面大体上共面的第二表面。所述第一表面电介质层通过电介质与电介质接合而接合到所述第二表面电介质层。

附图说明

当结合附图阅读时，从以下具体实施方式最佳理解本发明实施例的方面。应注意，根据工业中的标准实践，各个图未按比例绘制。事实上，为使论述清楚，各个构件的尺寸可被任意增大或减小。

图1到17是根据一些实施例制造封装时的中间阶段的剖面图。

图18到23是根据一些实施例制造封装时的中间阶段的剖面图。

图24到27是根据一些实施例制造封装时的中间阶段的剖面图。

图28说明根据一些实施例的形成封装的工艺流程。

具体实施方式

以下揭露提供用于实施本发明实施例的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本发明实施例。当然，此类实例仅为实例且不希望具限制性。例如，在以下描述中，在第二构件上方或上形成第一构件可包含其中第一构件及第二构件经形成而直接接触的实施例，且也可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件及第二构件可不直接接触的实施例。另外，本发明实施例可在各个实例中重复元件及/或字母。此重复是出于简单及清楚的目的，且其本身并不指示所论述的各个实施例及/或配置之间的关系。

此外，为便于描述，空间相对术语(例如“下伏”、“下面”、“下”、“上覆”、“上”及其类似物)在本文中可用以描述一个元件或构件与另一元件或构件的关系，如图中所说明。空间相对术语除涵盖图中所描绘的定向之外，也希望涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)，且因此同样可解释本文中使用的空间相对描述语。

提供一种根据各个实例性实施例的集成扇出封装。论述一些实施例的变化。在各个视图及说明性实施例中，相同元件符号用以标示相同元件。

图1到17说明根据实施例制造封装时的中间阶段的剖面图。图28中的工艺流程300中也示意性地说明图1到17中所展示的步骤。在随后论述中，参考图28中的工艺步骤论述图1到17中所展示的工艺步骤。

图1到5说明形成第一重布线(rdl)的步骤。相应步骤展示为图28中所展示的工艺流程中的步骤302。图1说明载体20及形成于载体20上的释放层(releaselayer)22。载体20可为玻璃载体、陶瓷载体或其类似物。载体20可具有圆形俯视形状且可具有硅芯片的大小。例如，载体20可具有8英寸直径、12英寸直径或其类似物。释放层22可由基于聚合物的材料(例如光热转换(lthc)材料)形成，可从将在随后步骤中形成的上覆结构连同载体20一起移除所述释放层22。根据本发明的一些实施例，释放层22是由基于环氧树脂的热释放材料形成。根据一些实施例，释放层22是由紫外光(uv)胶形成。释放层22可施配为液体且被固化。根据替代实施例，释放层22是层压膜且被层压到载体20上。释放层20的顶面经整平(level)且具有高度共面性。

电介质层24形成于释放层22上方。根据本发明的一些实施例，电介质层24是由聚合物形成，其也可为可容易使用光刻工艺图案化的光敏材料，例如聚苯并噁唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)或其类似物。根据替代实施例，电介质层24是由氮化物(例如氮化硅)、氧化物(例如氧化硅)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)或其类似物形成。

重布线(rdl)26形成于电介质层24上方。rdl26也称为前侧rdl，这是因为rdl26定位于装置裸片136(图8)的前侧上。形成rdl26可包含：在电介质层24上方形成晶种层(未展示)；在晶种层上方形成图案化掩模(未展示)，例如光致抗蚀剂；及接着对暴露晶种层执行金属镀覆。接着，移除图案化掩模及由图案化掩模覆盖的晶种层的部分而留下如图2中的rdl26。根据本发明的一些实施例，晶种层包含钛层及钛层上方的铜层。可使用例如物理气相沉积(pvd)形成晶种层。可使用例如无电式电镀执行镀覆。

参考图2，电介质层28形成于rdl26上。电介质层28的底面可与rdl26及电介质层24的顶面接触。根据本发明的一些实施例，电介质层28是由聚合物形成，其可为光敏材料，例如pbo、聚酰亚胺、bcb或其类似物。根据替代实施例，电介质层28是由氮化物(例如氮化硅)、氧化物(例如氧化硅)、psg、bsg、bpsg或其类似物形成。接着，图案化电介质层28以于其中形成开口30。因此，rdl26的一些部分通过电介质层28中的开口30而暴露。

图3说明rdl31的形成，rdl31中包含接合垫。rdl31包含延伸到开口30(图2)中以接触rdl26的部分。根据一些实施例，rdl31包含铜。rdl31的形成工艺可类似于rdl26的形成，其包含形成晶种层、形成并图案化掩模、镀覆rdl31、移除掩模及蚀刻晶种层的暴露部分。

接着，如图4中所展示，电介质层32经形成以覆盖rdl31。电介质层32的顶面比rdl31更高。根据一些实施例，电介质层32是由聚合物(有机材料)形成，其可为聚酰亚胺、pbo或其类似物。

图5说明平坦化以使电介质层32及rdl31的顶面齐平，使得电介质层32及rdl31的顶面彼此共面。可通过研磨或化学机械抛光(cmp)执行平坦化。为确保rdl31的顶面共面，在rdl31的镀覆中，增大rdl31的厚度以确保在平坦化之后rdl31的厚度适当且不存在凹陷。

根据替代实施例，rdl31及电介质层28及32以双镶嵌工艺形成，这包含：沉积电介质层28及32(其可形成为单个层或由蚀刻停止层分离的两个层)；形成沟槽于电介质层32中且形成通孔开口于电介质层28中以暴露rdl26的一些部分；及用导电材料填充沟槽及通孔开口。接着，执行cmp以移除过量导电材料。因此，填充电介质层32中的沟槽的导电材料的部分变成接合垫及金属迹线，而填充电介质层28中的通孔开口的导电材料的部分变成通孔。根据一些实施例，导电材料包含扩散阻障层及通孔阻障层上方的填充金属。阻障层可由钛、氮化钛、钽或氮化钽形成。填充金属可由铜或含铜合金形成。电介质层32及28可由无机电介质材料形成，无机电介质材料可含氧化物及/或含硅。根据本发明的一些实施例，电介质层32及28是由氧化硅、氮氧化硅或其类似物形成。

图6说明根据一些实施例的贯穿通孔38的形成。相应步骤展示为图28中所展示的工艺流程中的步骤304。参考图6，光致抗蚀剂33经涂覆且经图案化以形成开口34，rdl31的一些部分通过所述开口34暴露。根据一些实施例，未形成晶种层，且直接从rdl31镀覆随后形成的通孔开口38。

接着，通过镀覆形成金属柱38。在通篇描述中，金属柱38替代地称为贯穿通孔38，这是因为在最终结构中，金属柱38穿过随后形成的囊封材料。根据本发明的一些实施例，通过镀覆形成贯穿通孔38。贯穿通孔38用于将贯穿通孔38的相对端上的构件电性互耦合。贯穿通孔38的材料可包含铜、铝、钨或其类似物。贯穿通孔38具有杆的形状。贯穿通孔38的俯视形状可为圆形、矩形、正方形、六边形或其类似物。根据本发明的一些实施例，贯穿通孔38经配置以对准到其中环绕区的环(在图6中的结构的俯视图中)，其中所述区用于放置装置裸片136(图8)。在镀覆之后，移除光致抗蚀剂33，且图7中展示所得结构。根据替代实施例，未形成贯穿通孔38。因此，使用虚线说明贯穿通孔38以指示可形成贯穿通孔38或可不形成贯穿通孔38。

图7还说明对接合垫31及电介质层32的处理，如由箭头35表示。根据一些实施例，处理包括使用处理气体(包括氮气(n2)或n2与h2的组合气体)的等离子处理。处理气体的压力可在约10mtorr与约50mtorr之间的范围内。用于产生等离子的功率可在约100瓦特与约300瓦特之间的范围内。偏压电压可在约250v与约400v之间的范围内。处理时间可在约30秒与约20分钟之间的范围内。通过处理，经处理表面(特定来说，电介质层32的表面(其可由聚合物或氧化物形成))经活化以用于随后接合。如果未执行处理，那么接合的质量对于生产贰言可能不够好。

图8说明装置裸片136到下伏电介质层32及接合垫31(其是rdl31的部分)的接合。相应步骤展示为图28中所展示的工艺流程中的步骤306。根据一些实例性实施例，装置裸片136是中央处理单元(cpu)、应用处理器(ap)或其中包含逻辑晶体管的其它类型的逻辑裸片。尽管已说明两个装置裸片136，但可接合更少个或更多个装置裸片。装置裸片136可具有相同结构或可具有不同结构及功能。

装置裸片136包含接合垫131，接合垫131可包括铜、铝或其合金。表面电介质层132具有与接合垫131的相应表面共面的表面。根据一些实施例，表面电介质层132是由无机电介质材料(其可为氧化物，例如氧化硅或氮氧化硅)或聚合物(有机材料，例如聚酰亚胺、pbo或其类似物)形成。在接合之前，也使用本质上与如图7中所展示的处理电介质层32及接合垫31相同的工艺来处理接合垫131及电介质层132的接合表面。

装置裸片136通过混合接合而接合到电介质层32及接合垫31。为实现混合接合，首先通过将装置裸片136轻压抵于电介质层32及接合垫31而将装置裸片136预接合到电介质层32及接合垫31。尽管已说明两个装置裸片136，但可在芯片级执行混合接合，其中预接合与所说明装置裸片136相同的多个装置裸片且将其布置成列及行。

在全部装置裸片136经预接合之后，执行退火以引起接合垫131及31中的金属的交互扩散。根据本发明的一些实施例，电介质层32及132中的一者或两者包括聚合物。因此，退火温度降低到低于约250℃以避免损害聚合物。例如，退火温度(在存在聚合物的情况下)可在约200℃与约250℃之间的范围内。退火时间可在约2小时与3小时之间的范围内。当电介质层32及132两者都由例如氧化物或氮氧化物的无机电介质材料形成时，退火温度可较高，其低于约400℃。例如，退火温度(在不存在聚合物的情况下)可在300℃与约400℃之间的范围内，且退火时间可在约1.5小时与约2.5小时之间的范围内。

通过混合接合，接合垫131及31通过由金属交互扩散引起的直接金属接合而彼此接合。接合垫131及31可具有可辨别的界面。电介质层32也用形成于其之间的键而接合到电介质层132。例如，电介质层32及132中的一者中的原子(例如氧原子)与电介质层32及132的另一者中的原子(例如氢原子)形成化学或共价键(例如o-h键)。电介质层32与132之间的所得接合是电介质与电介质接合，根据各个实施例，电介质与电介质接合可为无机物与聚合物接合、聚合物与聚合物接合或无机物与无机物接合。此外，两个装置裸片136的表面电介质层132可彼此不同(例如，其中一者是聚合物层，且另一者是无机层)，且因此在相同封装中可同时存在两种类型的无机物与聚合物接合、聚合物与聚合物接合及无机物与无机物接合。

也如图8中所展示，接合垫131可具有大于、等于或小于相应接合垫31的大小的大小。图8说明三种情形作为实例。

接着，囊封材料44囊封于装置裸片136及贯穿通孔38上。相应步骤展示为图28中所展示的工艺流程中的步骤308。囊封材料44填充相邻贯穿通孔38之间的间隙及贯穿通孔38与装置裸片136之间的间隙。囊封材料44的顶面比贯穿通孔38的顶端更高。根据一些实施例，囊封材料44包含其中具有填料颗粒(例如al2o3颗粒)的模塑料、模制底胶填充物、环氧树脂及/或树脂。接着，固化囊封材料44。根据替代实施例，囊封材料44是由无机电介质材料形成，无机电介质材料包含氧化物(例如氧化硅或氮氧化硅)或氮化物(例如氮化硅)。根据这些实施例，囊封材料44的形成方法可包含化学气相沉积(cvd)。

在随后步骤中，执行平坦化(例如cmp步骤或研磨步骤)以薄化囊封材料44直到暴露贯穿通孔38(如果存在)。相应步骤也展示为图28中所展示的工艺流程中的步骤308。图9中展示所得结构。归因于研磨，贯穿通孔38的顶端与囊封材料44的顶面及装置裸片136的背面大体上齐平(共面)，其中装置裸片136的背面可为装置裸片136的半导体衬底140的背面。在平坦化之后，可拆卸载体20。在通篇描述中，释放层22上方的结构称为封装100，根据一些实施例，封装100可为复合芯片。

图10说明根据某一实施例的贯穿通孔38的形成。在其中在前述步骤(图6)中未形成贯穿通孔38的实施例中，开口34可形成于囊封材料44中以暴露rdl31。可通过激光钻孔(例如，当囊封材料44是由模塑料形成时)或蚀刻(例如，当囊封材料44是由无机电介质材料形成时)实现开口34的形成。在随后步骤中，执行镀覆步骤以在开口34中形成贯穿通孔38，直到贯穿通孔38的顶面与囊封材料44的顶面大体上齐平、略高于或略低于囊封材料44的顶面。可(或可不)执行平坦化以使囊封材料44及贯穿通孔38的顶面齐平。所得结构类似于图9中所展示的结构，仅贯穿通孔38的顶面可与囊封材料44的顶面大体上齐平、略高于或略低于囊封材料44的顶面除外。

图11到15说明背面rdl及相应电介质层的形成。相应步骤展示为图28中所展示的工艺流程中的步骤310。参考图11，形成电介质层46。根据本发明的一些实施例，电介质层46是由聚合物形成，例如pbo、聚酰亚胺或其类似物。根据替代实施例，电介质层46是由氮化硅、氧化硅或其类似物形成。开口48形成于电介质层46中以暴露贯穿通孔38。可通过光刻工艺执行开口48的形成。

接着，参考图12，rdl50经形成以连接到贯穿通孔38。rdl50也可与贯穿通孔38互连。rdl50包含电介质层46上方的金属迹线(金属线)及延伸到电介质层46中的通孔。rdl50中的通孔连接到贯穿通孔38。根据本发明的一些实施例，rdl50以镀覆工艺形成，其中rdl50中的每一者包含晶种层(未展示)及晶种层上方的镀覆金属材料。晶种层及镀覆材料可由相同材料或不同材料形成。

参考图13，根据各个实施例，电介质层52形成于图12中所展示的结构上方，其后接着在电介质层52中形成rdl54，如图14中所展示。根据本发明的一些实施例，rdl54的形成包含：形成毯覆式铜晶种层；在毯覆式铜晶种层上方形成并图案化掩模层；执行镀覆以形成rdl54；移除掩模层；及执行蚀刻步骤以移除未由rdl54覆盖的毯覆式铜晶种层的部分。rdl54可由金属或金属合金(其包含铝、铜、钨及/或其合金)形成。

图15说明根据一些实例性实施例的电介质层56的形成。电介质层56可由选自用于形成电介质层32的相同候选材料的材料形成。此外，电介质层56及rdl54的形成方法也可分别类似于电介质层32及rdl31的形成方法。

在随后步骤中，如图16中所展示，装置裸片236通过混合接合而接合到电介质层56及接合垫54(其是rdl54的部分)。相应步骤展示为图28中所展示的工艺流程中的步骤312。接合的细节本质上可与装置裸片136的接合相同，且因此本文中不再重复。根据本发明的一些实施例，装置裸片236是存储器裸片或逻辑装置裸片。例如，装置裸片236可为动态随机存取存储器(dram)裸片、静态随机存取存储器(sram)裸片、高带宽存储器(hbm)裸片、微机电系统(mems)裸片、混合存储器立方体(hmc)裸片或其类似物。接着，囊封材料58囊封于装置裸片236上。接着，可执行平坦化步骤。

图17说明例如凸块下金属(ubm)59及焊料区60的导电构件的形成。相应步骤展示为图28中所展示的工艺流程中的步骤314。首先，开口(由ubm59占据)形成于电介质层24中。可通过激光灼烧实现开口的形成。或者，当电介质层24是由例如pbo或聚酰亚胺的光敏材料形成时，也可通过光刻实现开口的形成。可使用形成rdl26的类似工艺形成ubm59。接着，焊料区60附接/形成于ubm59上。接着，可将封装100单粒化成多个封装，封装各自包含一或多个装置裸片136。相应步骤展示为图28中所展示的工艺流程中的步骤316。

图18到23说明根据本发明的一些实施例形成封装时的中间阶段的剖面图。这类实施例类似于图1到17中所展示的实施例，仅从装置芯片形成rdl而非从载体形成rdl除外。除非另有指定，否则这些实施例中的组件的材料及形成方法本质上与由图1到17中所展示的实施例中的相似元件符号表示的相似组件相同。因此，关于图18到23(及图24到27)中所展示的组件的形成工艺及材料的细节可见于图1到17中所展示的实施例的论述中。

参考图18，提供装置裸片/芯片62，其中所说明部分是芯片中的装置裸片部分。根据一些实施例，装置裸片62是cpu裸片、ap裸片或另一类型的逻辑裸片。集成电路装置64(其包含晶体管、二极管、电容器、电阻器及/或其类似物)形成于衬底68的表面处。根据本发明的一些实施例，衬底68是半导体衬底，其可为硅衬底。贯穿衬底通孔(tsv，有时称为贯穿硅通孔)66延伸到衬底68的顶面与底面之间的中间层级。tsv66是导电的。根据一些实施例，tsv66延伸到衬底68上方的电介质层70中。应明白，电介质层70与衬底68之间可(或可不)存在多个电介质层，其中金属线及通孔形成于电介质层中以连接到tsv66及集成电路装置64。此外，tsv66的顶面可与衬底68的顶面齐平，或可与衬底68上方的任何电介质层的顶面齐平。根据一些实施例，电介质层70是由聚合物或无机材料形成，类似于图17中的电介质层32。

rdl26形成于电介质层70上方且电耦合到tsv66。接着，如图19中所展示，电介质层28经形成以覆盖rdl26。接着，形成rdl31及电介质层32。接合垫31(其可为rdl31的部分)电耦合到tsv66及集成电路装置64。

图20及21说明贯穿通孔38的形成、装置裸片136的接合(图20)，及装置裸片136及贯穿通孔38于囊封材料44中的囊封(图21)。类似地，可在装置裸片136的囊封之前或之后形成贯穿通孔38。接着，执行平坦化步骤以显露出贯穿通孔38及装置裸片136的衬底140。接着，可执行图11到16中所展示的步骤以于图22中所展示的结构上方形成电介质层及rdl且接合装置裸片236(图16)。上覆结构本质上可与图17中所展示的结构相同。

参考图22，执行背面研磨以移除衬底68的底部部分，直到显露出tsv66。接着，如图23中所展示，形成电介质层24、ubm59及焊料区60。因此，焊料区60电耦合到rdl26及贯穿通孔38(如果存在)。可执行单粒化以将芯片62以及上覆及下伏构件分离成彼此相同的多个封装，且图23说明所得封装中的一者。

图24到27说明根据一些实施例形成封装时的中间阶段的剖面图。参考图24，形成初始结构。初始结构类似于图9中所展示的结构，其中无贯穿通孔形成于囊封材料44中。

接着，如图25中所展示，开口74形成于囊封材料44中以显露出接合垫76(rdl31的一部分)。取决于囊封材料44的材料，可通过激光钻孔或蚀刻实现开口74的形成。图26说明开口74中的焊料区78的形成，此可包含将焊球放置到开口74中或将焊料区镀覆到口74中，且接着对焊料区78执行回焊。在随后步骤中，拆卸载体20，且形成ubm59及焊料区60。图27中展示所得结构。在随后步骤中，可单粒化相应封装，且焊料区78可用以接合到上覆封装组件(未展示)，所述组件可为装置裸片或封装。

本发明的实施例具有一些有利特征。通过在装置裸片的接合及装置裸片的囊封之前形成rdl(例如26及31)，rdl可形成为更薄而具有较小间距。作为比较，如果在装置裸片的囊封之后形成rdl，那么由于具有经囊封装置裸片的结构的共面性比玻璃载体更差，所以rdl必须较宽且rdl之间的间距必须较大，从而导致较低路由能力。另外，rdl的形成涉及一些热处理，且因此在装置裸片的接合之前形成rdl有利地降低由装置裸片接收的热预算。另外，通过使用混合接合，无需底胶填充物，且减小所得封装的厚度。

根据本发明的一些实施例，一种方法包含：在载体上方形成电介质层；在所述电介质层中形成多个接合垫；及执行平坦化以使所述电介质层与所述多个接合垫的顶面彼此齐平。装置裸片通过混合接合而接合到所述电介质层及所述多个接合垫的部分。将所述装置裸片囊封于囊封材料中。接着，从所述装置裸片及所述电介质层拆卸所述载体。

根据本发明的一些实施例，一种方法包含：在载体上方形成第一电介质层；在所述第一电介质层上方形成多个重布线；在所述多个重布线上方形成第二电介质层；及在所述第二电介质层中形成多个接合垫，其中所述多个接合垫的顶面与所述第二电介质层的顶面大体上共面。接合装置裸片，其中所述装置裸片的表面电介质层接合到所述第二电介质层，且所述装置裸片中的金属垫通过金属与金属接合而接合到所述多个接合垫。将所述装置裸片囊封于囊封材料中。拆卸所述载体以显露出所述第一电介质层。电连接件经形成以穿过所述第一电介质层而电耦合到所述多个重布线。

根据本发明的一些实施例，一种封装包含：多个重布线，其具有第一多个接合垫；及第一多个电介质层，其中所述多个重布线定位于所述第一多个电介质层中。所述第一多个电介质层包含第一表面电介质层，其中所述第一表面电介质层的第一表面与所述第一多个接合垫的第一表面大体上共面。装置裸片包含通过金属与金属接合而接合到所述第一多个接合垫的第二多个接合垫。第二多个电介质层包含第二表面电介质层，其中所述第二表面电介质层具有与第二多个接合垫的第二表面大体上共面的第二表面。所述第一表面电介质层通过电介质与电介质接合而接合到所述第二表面电介质层。

前述内容概述数种实施例的特征，使得所属领域的技术人员可更佳理解本发明实施例的方面。所属领域的技术人员应明白，其可容易使用本发明实施例作为设计或修改其它工艺及结构的基础以执行本文中所介绍的实施例的相同目的及/或实现其相同优点。所属领域的技术人员还应认识到，此类等效构造并未背离本发明实施例的精神及范围，且其可在不背离本发明实施例的精神的范围的情况下對本文进行各种改变、置换及更改。

[符号说明]

20载体

22释放层

24介电质层

26重布线(rdl)

28介电质层

30开口

31重布线(rdl)/接合垫

32介电质层

33光致抗蚀剂

34开口

35箭头

38贯穿通孔/金属柱

44囊封材料

46介电质层

48开口

50重布线(rdl)

52介电质层

54重布线(rdl)/接合垫

56介电质层

58囊封材料

59凸块下金属(ubm)

60焊料区

62装置裸片/芯片

64集成电路装置

66贯穿衬底通孔(tsv)

68衬底

70介电质层

74开口

76接合垫

78焊料区

100封装

131接合垫

132表面介电质层

136装置裸片

140半导体衬底

236装置裸片

300工艺流程

302步骤

304步骤

306步骤

308步骤

310步骤

312步骤

314步骤

316步骤