本公开涉及半导体技术领域，具体地，涉及一种高电子迁移率晶体管。
背景技术：
随着科技的发展，具有更多有点的第三代半导体材料制作的功率器件异军突起，其中以GaN基为代表的功率器件开始逐渐取代Si、GaAs为代表的第二代半导体功率器件。相比于Si和GaAs制作的高电子迁移率晶体管，GaN基高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)具有更好的频率、效率以及更高的功率等特性，进而广泛应用在微波、射频领域的功率器件中。在民用领域，随着5G技术的发展，LDMOS(Lateral Double-Diffused Metal-Oxide Semiconductor)将不能满足于基站功放系统的需求，由GaN HEMT功率器件取代LDMOS器件将成为显示需要。
器件的功率特性与击穿特性密切相关，为了使功率器件具有良好的功率特性以更好地满足基站功放系统的需求，在设计GaN HEMT器件时应尽可能地提高其击穿电压。
相关技术中，通常通过增加GaN HEMT器件的源极和漏极之间的距离，或者淀积单层屏蔽层结构来提高GaN HEMT器件的击穿电压。但增加源极和漏极的距离增加了器件的导通电阻，而单层屏蔽层结构可能会因屏蔽层长度过长而导致击穿电压降低或者因屏蔽层下方势垒层厚度过低而导致寄生电容增加。
技术实现要素：
为了实现上述目的，本公开提供一种高电子迁移率晶体管，包括：衬底、沟道层、势垒层、漏极、栅极、源极以及多个保护层，所述衬底、所述沟道层、所述势垒层由下至上依次堆叠，所述源极和所述漏极分别形成在所述势垒层上表面的左右两端，所述栅极形成在所述源极和所述漏极之间且分别与所述源极和所述漏极间隔；
所述多个保护层堆叠设置在所述源极和所述漏极之间的所述势垒层的上表面且覆盖在所述栅极上；
所述多个保护层中的每个保护层包括钝化层和形成在所述钝化层上的屏蔽层，所述多个保护层中的屏蔽层从所述栅极的边缘自下而上逐渐趋近所述漏极；
所述多个保护层中位于最下方的屏蔽层与所述栅极在垂直于所述势垒层上表面方向上的投影至少部分重叠。
可选地，所述多个保护层中最下方的钝化层的厚度均匀；
所述位于最下方的钝化层包括：位于所述源极和所述栅极之间的左半钝化层、位于所述栅极和所述漏极之间的右半钝化层以及覆盖在所述栅极表面的中间钝化层。
可选地，所述最下方的屏蔽层从所述中间钝化层的上表面延伸到所述右半钝化层的上表面且所述屏蔽层的厚度均匀。
可选地，所述多个保护层中的其余屏蔽层的形状与所述最下方的屏蔽层的形状相同。
可选地，所述多个保护层中的屏蔽层在垂直于所述势垒层上表面方向上的投影至少部分重叠。
可选地，所述多个保护层中的屏蔽层在垂直于所述势垒层上表面方向上的投影之间的间隔距离小于或等于0.2um。
可选地，所述多个保护层中的屏蔽层分别与所述源极电连接。
可选地，所述多个保护层中的屏蔽层的长度为大于0.5um。
可选地，所述多个保护层中的屏蔽层的方块电阻阻值小于10Ω。
可选地，所述多个保护层中的钝化层的材质包括SiN和SiO2。
通过上述技术方案，通过使用多层屏蔽层结构，可以在不增加高电子迁移率晶体管的导通电阻的情况下提高其击穿电压，同时能减少其寄生输入电容和反馈电容。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是根据本公开的一种实施方式的高电子迁移率晶体管的剖面结构示意图；
图2是无屏蔽层时高电子迁移率晶体管中势垒层表面电场线分布的示意图；
图3是有屏蔽层时高电子迁移率晶体管中势垒层表面电场线分布的示意图；
图4是根据本公开的另一种实施方式的高电子迁移率晶体管的剖面结构示意图。
附图标记说明
1 衬底 2 沟道层
3 势垒层 4 栅极
5 源极 6 漏极
71 第一钝化层 72 第一屏蔽层
81 第二钝化层 82 第二屏蔽层
91 第三钝化层 92 第三屏蔽层
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
在本公开中，在未作相反说明的情况下，使用的方位词如“上、下、左、右”通常是相对于附图的图面方向而言。
图1是根据本公开的一种实施方式的高电子迁移率晶体管的剖面结构示意图。如图1所示，以保护层的数量为2个为例。该高电子迁移率晶体管包括：衬底1、沟道层2、势垒层3、栅极4、源极5、漏极6、第一保护层和第二保护层。
其中，衬底1、沟道层2和势垒层3由下至上依次堆叠。例如，沟道层2可通过在衬底1上外延结构生长形成，势垒层3形成在沟道层2上。
衬底1的材质可以例如包括但不限于：SiC、Si和蓝宝石等等。
沟道层的厚度为1～4um，其材料可以为GaN。
势垒层的其厚度为0.1～0.5um，其材质可以为AlGaN。
源极5和漏极6分别形成在势垒层3上表面的左右两端，栅极4形成在源极5和漏极6之间且分别与源极5和漏极6间隔，栅极4、源极5和漏极6可通过在势垒层3的上表面淀积形成。此外，源极5和漏极6分别与势垒层3之间采用欧姆接触，以降低其接触电阻；栅极4与势垒层3之间采用肖特基接触。
第一保护层设置在源极5和漏极6之间的势垒层3的上表面且覆盖在栅极4上，第二保护层堆叠在第一保护层上。
第一保护层包括第一钝化层71和形成在第一钝化层71上的第一屏蔽层72；第二保护层包括第二钝化层81和形成在第二钝化层81上的第二屏蔽层82。第一钝化层71和第二钝化层81的材质可以例如包括：SiN和SiO2。
第一屏蔽层72与栅极4在垂直于势垒层3上表面方向上的投影至少部分重叠，且第一屏蔽层72与第二屏蔽层82从栅极4的边缘自下而上逐渐趋近漏极6。
第一屏蔽层72和第二屏蔽层82均与源极5电连接。对于高电子迁移率晶体管，当栅极4加负压且漏极6加正压时，栅极正下方势垒层3的电场线平直，但在栅极4靠近漏极6的边缘处，势垒层3表面的电场线向栅极4边缘集中，在同样的偏压下，栅极4边缘的势垒层3表面峰值电场远远大于栅极4正下方势垒层6表面峰值电场，使得栅极4边缘的势垒层3表面易发生击穿，如图2所示。
而位于栅极4上方向漏极6延伸的第一屏蔽层72，在与源极5电连接后可以产生垂直其表面的电场，从而改变了靠近栅极4边缘的势垒层3内的电场分布，使得电场线集中度降低，减小了势垒层3表面峰值电场，从而提高了高电子迁移率晶体管的击穿电压，如图3所示。
因此，可以通过调整第一屏蔽层72的长度和第一屏蔽层72下方第一钝化层71的厚度来优化高电子迁移率晶体管的击穿电压。通常，增加第一屏蔽层72的长度和降低第一钝化层71的厚度可以提高击穿电压，但是当第一屏蔽层72的长度过长或者第一钝化层71的厚度过低时反而会导致击穿电压降低，同时会导致寄生电容增加。而位于第一屏蔽层72上方的第二屏蔽层82，相比于第一屏蔽层72在长度方向上有部分重叠，且离势垒层3的高度有递增，可以在不增加第一屏蔽层72长度的情况下起到补充优化电场的作用，达到提高击穿电压的效果，同时不会增加高电子迁移率晶体管的寄生电容。
与采用单个屏蔽层的高电子迁移率晶体管相比，在本实施例的两层屏蔽层高电子迁移率晶体管中，第二屏蔽层82相比第一屏蔽层72离势垒层3的高度有递增且逐渐靠近源极6，在不改变源极5和漏极6之间距离的情况下，可以通过调整第一屏蔽层72的长度、第二屏蔽层82的长度、第一钝化层71的厚度和第二钝化层81的厚度这四个参数来优化高电子迁移率晶体管的击穿电压，也就是可以通过减小靠近栅极4的第一屏蔽层72的长度，用第二屏蔽层82的长度来补充优化电场的作用，同时可以提高位于第一屏蔽层72下方的第一钝化层71的厚度，减少寄生电容。
此外，相比于屏蔽层与栅极短接形成的T型栅结构，第一屏蔽层和第二屏蔽层无向源极延伸的部分，因而在提高器件击穿电压的同时不会增加器件的寄生输入电容Cgs和反馈电容Cgd。
在一个实施例中，如图1所示，第一钝化层71的厚度均匀，该第一钝化层71包括位于源极5和栅极4之间的左半钝化层、位于栅极4和漏极6之间的右半钝化层以及覆盖在栅极4表面的中间钝化层。
而形成于第一钝化层71上的第一屏蔽层72的厚度均匀且从中间钝化层的上表面延伸到右半钝化层的上表面，形成台阶形状。
在一个实施例中，如图1所示，第一屏蔽层72和第二屏蔽层82在垂直于势垒层3上表面方向上的投影可以部分重叠(如重叠0.1um)。此外，两者在势垒层3上表面方向上的投影也可以完全重叠，或者相互间隔，且间隔距离小于或等于0.2um，在此不再详细说明。
第二屏蔽层82的截面形状可以为长条形(如图1所示)，也可以与第一屏蔽层72的形状相同，在此不再详细说明。
在一个实施例中，第一屏蔽层72的长度LSH1和第二屏蔽层82的长度LSH2为大于0.5um；第一屏蔽层72和第二屏蔽层82的方块电阻小于10Ω。
在另一个实施例中，高电子迁移率晶体管还可以包括更多保护层。应理解为，所有的保护层堆叠设置在源极5和漏极6之间的势垒层的上表面且覆盖在栅极4上。每隔保护层均包括钝化层和形成在钝化层上的屏蔽层，且多个保护层中的屏蔽层从栅极4的边缘自下而上逐渐趋近漏极6；位于最下方的屏蔽层与栅极4在垂直于势垒层3上表面方向上的投影至少部分重叠。每个屏蔽层均与源极5电连接。
此外，多个保护层中的屏蔽层在垂直于势垒层3上表面方向上的投影可以至少部分重叠，也可以相互间隔，且间隔距离小于或等于0.2um；每个屏蔽层的长度为大于0.5um，且方块电阻阻值小于10Ω。如图4所示，以高电子迁移率晶体管包括三个保护层为例，在该实施例中，高电子迁移率晶体管除了包括与图1所示相同结构外，还包括第三保护层。其中，第三保护层包括第三钝化层91和形成在第三钝化层91上的第三屏蔽层92。第三屏蔽层92与源极5电连接，且第一屏蔽层72、第二屏蔽层82和第三屏蔽层92自上而下逐渐趋近漏极6。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。