用于RRAM技术的金属接合方法与流程

本发明实施例涉及用于rram技术的金属接合方法。

背景技术：

许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器能够在去除电源时存储数据。电阻式随机存取存储器(rram)是用于下一代非易失性存储器技术的一种有前景的候选。rram结构简单、占用单元面积小、开关电压低、开关速度快、与cmos制造工艺兼容。

技术实现要素：

根据本发明的一个实施例，提供了一种集成芯片，包括：电阻式随机存取存储(rram)器件，布置在衬底上方并包括设置在下电极和上电极之间的介电数据存储层；上互连线，接触所述上电极的上表面；以及互连通孔，布置在所述上互连线上，其中，所述互连通孔从所述上互连线的一个或多个最外侧壁回缩。

根据本发明的另一实施例，还提供了一种集成芯片，包括：下互连结构，被布置在衬底上方的第一层间介电(ild)层围绕；电阻随机存取存储(rram)器件，布置在所述下互连结构上方并且被第二层间介电层围绕，其中，所述电阻式随机存取存储器件包括设置在下电极和上电极之间的介电数据存储层；以及上互连线，接触所述上电极的上表面，其中，所述上互连线延伸超出所述电阻式随机存取存储器件的相对最外侧壁。

根据本发明的又一实施例，还提供了一种形成集成芯片的方法，包括：在衬底上方的第一层间介电(ild)层内形成下互连结构；在所述下互连结构上方形成电阻式随机存取存储器件；在所述电阻式随机存取存储器件上方形成第二层间介电层；图案化所述第二层间介电层以限定从所述第二层间介电层的上表面延伸至所述电阻式随机存取存储器件的上表面的腔；以及在所述第二层间介电层中的所述腔内形成延伸超出所述电阻式随机存取存储器件的相对侧壁的上互连线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1示出包括电阻式随机存取存储(rram)器件的集成芯片(ic)的一些实施例的截面图，该rram器件具有接触上面的互连线的上电极。

图2示出具有rram器件的ic的一些额外实施例的截面图，该rram器件具有接触上面的互连线的上电极。

图3示出具有包括rram器件的rram单元的ic的一些额外实施例的截面图，该rram器件具有接触上面的互连线的上电极。

图4示出具有包括rram器件的rram单元的ic的一些可选实施例的截面图，该rram器件具有接触上面的互连线的上电极。

图5示出具有rram器件的ic的一些额外实施例的截面图，该rram器件具有接触上面的金属互连线的上电极。

图6至图12示出形成包括rram器件的ic的方法的截面图的一些实施例，该rram器件具有接触上面的互连线的上电极。

图13示出形成包括rram器件的ic的方法的一些实施例的流程图，该rram器件具有接触上面的互连线的上电极。

图14至图21示出形成包括rram器件的ic的方法的一些可选实施例的截面图，该rram器件具有接触上面的互连线的上电极。

图22示出形成包括rram器件的ic的方法的一些可选实施例的流程图，该rram器件具有接触上面的互连线的上电极。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

电阻式随机存取存储器(rram)器件通常包括布置在设置于后段制程(beol)金属化堆叠件内的上导电电极和下导电电极之间的高k介电材料层。rram器件配置为基于电阻状态之间的可逆切换的工艺操作。通过选择性地形成穿过高k介电材料层的导电细丝来确保这种可逆切换。例如，可以通过对导电电极施加电压来形成延伸穿过高k介电材料层的导电细丝来使通常是绝缘的高k介电材料层导电。具有第一(例如，高)电阻状态的rram器件对应于第一数据值(例如，逻辑'0')，并且具有第二(例如，低)电阻状态的rram器件对应于第二数据值(例如，逻辑“1”)。

通常，rram器件具有接触上面的互连通孔(其从上电极的最外侧壁回缩)的上电极。然而，通过按比例缩小rram器件的上电极，rram器件变小，技术节点的部件尺寸减小。随着上电极的尺寸变小，rram器件的工艺窗口变小，并且将互连通孔准确地接合到上电极上变得更加难。例如，随着上电极的尺寸减小，与上电极的尺寸相比，作为百分比，重叠和临界尺寸(cd)公差的大小变得更大。将互连通孔接合到上电极上的误差可能导致上电极和互连通孔之间的差的电连接。差的电连接可能导致高电阻连接甚至器件故障。

本发明涉及具有接触rram(电阻式随机存取存储器)器件的上电极的互连线的集成电路，以及形成方法。在一些实施例中，集成芯片包括布置在衬底上方的rram器件。rram器件具有布置在下电极和上电极之间的介电层。互连线接触上电极。互连通孔布置在互连线上并且从互连线的一个或多个最外侧壁回缩。互连线具有相对大的尺寸，其提供互连线和上电极之间的良好电连接，从而增加rram器件的工艺窗口。

图1示出包括电阻式随机存取存储器(rram)器件的集成芯片(ic)100的一些实施例的截面图，该rram具有接触上面的互连线的上电极。

集成芯片100包括设置在位于衬底102上方的介电结构104内的rram器件108。介电结构104包括围绕多个互连层的多个堆叠的层间介电(ild)层104a-104c。rram器件108包括下电极110、布置在下电极110上方的介电数据存储层112和布置在介电数据存储层112上方的上电极114。下电极110包括导电材料，介电数据存储层112包括具有可变电阻的介电材料，并且上电极114包括导电材料。

在布置在介电结构104内的下互连结构106上方布置rram器件108。rram器件108具有从下互连结构106的侧壁横向偏移的侧壁。在一些实施例中，rram器件108可以超出下互连结构106的侧壁延伸第一距离d1(例如，当下互连结构是互连通孔时)。在其他实施例(未示出)中，rram器件108可以从下互连结构106的侧壁回缩(例如，当下互连结构是互连线时)。

在rram器件108上方布置上互连线116。上互连线116超出rram器件108的相对侧壁横向延伸第二距离d2。在一些实施例中，上互连线116直接接触rram器件108的上电极114。应当理解，如本文所述，上互连线116可以包括沿着上互连线116的下表面和/或侧壁布置的一个或多个衬垫层(未示出)。例如，一个或多个衬垫层可以包括配置为防止金属离子扩散到周围介电结构104中的扩散阻挡层。

可以在相同ild层内(例如，在垂直相邻的蚀刻停止层之间)布置上互连线116和rram器件108。例如，在一些实施例中，可以在设置于围绕下互连结构106的第一ild层104a上方的第二ild层104b内布置上互连线116和rram器件108。在其他实施例中，可以通过与rram器件108和上互连线116相同的ild层围绕下互连结构106。

在上互连线116上(从而使得rram器件108通过上互连线116与互连通孔118分开)布置互连通孔118。互连通孔118从上互连线116的一个或多个侧壁回缩第三距离d3。可以在互连通孔118上方布置额外的互连线120。在一些实施例中，可以在相同的ild层内布置互连通孔118和额外的互连线120。例如，可以在布置在第二ild层104b上方的第三ild层104c内布置互连通孔118和额外的互连线120。

因为上互连线116延伸超出rram器件108的相对侧壁，所以其改善了rram器件108的工艺窗口并且提供了上电极114和上互连线116之间的良好电连接。良好的电连接使得rram器件108不易受到处理误差(例如，重叠误差、临界尺寸(cd)误差等)的影响。

图2示出具有rram器件的集成芯片200的一些额外实施例的截面图，该rram器件具有接触上面的互连线的上电极。

集成芯片200包括存储区202和逻辑区204。存储区202包括布置在设置于衬底102上方的第一ild层104a内的第一下互连结构206。在各个实施例中，衬底102可以包括任何类型的半导体主体以及任何其他类型的互连层和/或与其相关联的器件。在一些实施例中，第一下互连结构206可以包括布置在第一互连线和衬底102之间的导电接触件。在其他实施例(未示出)中，第一下互连结构206可以包括通过一个或多个互连线与衬底102分开的互连通孔。在其他实施例(未示出)中，第一下互连结构206可以包括互连线。

在第一下互连结构206上方布置rram器件108，并且在rram器件108上方布置上互连线208。在设置于第一ild层104a上方的第二ild层104b内布置rram器件108和上互连线208。上互连线208具有接触rram器件108的下表面208l和接触第一互连通孔210的上表面208u。在第一互连通孔210上方布置额外的互连线212。在设置于第二ild层104b上方的第三ild层104c内布置第一互连通孔210和额外的互连线212。

在一些实施例中，上互连线208在rram器件108的上表面下方延伸距离207。在这种实施例中，上互连线208具有限定上互连线208的下表面208l内的凹槽的内侧壁209。rram器件108嵌入在凹槽内，从而使得上互连线208横向围绕rram器件108的最外侧壁。

逻辑区204包括布置在第一ild层104a内的第二下互连结构214。在各个实施例中，第二下互连结构214可以包括导电接触件、互连通孔或互连线。在第二下互连结构214上方的第二ild层104b内布置第一互连线216。在第一互连线216上方布置第二互连通孔218，并且在第二互连通孔218上方布置第二互连线220。在一些实施例中，在第三ild层104c内布置第二互连通孔218和第二互连线220。

上互连线208和第一互连线216延伸至第二ild层104b的上表面222。上互连线208具有小于第一互连线216的第二高度h2的第一高度h1。在一些实施例中，在第一互连线216的下表面216l之上的位置处布置上互连线208的下表面208l。在一些实施例中，上互连线208和第一互连线216具有大致共面(例如，在化学机械平坦化工艺的公差内的平面)的上表面208u和216u。

图3示出具有包括rram器件的rram单元的集成芯片300的一些额外实施例的截面图，该rram器件具有接触上面的互连线的上电极。虽然集成芯片300示出为具有1t1r(一个晶体管、一个电阻器)的rram器件结构，但是应当理解，在其他实施例中，所公开的rram器件可以应用于其他rram器件结构(例如，2t2r)。

集成芯片300包括具有布置在介电结构104内的rram器件316的存储区302，该介电结构104包括由蚀刻停止层(esl)103a-103b分开的多个ild层104a-104c。存储区302包括布置在衬底102内的第一晶体管器件306a。第一晶体管器件306a包括由沟道区307分开的源极区308s和漏极区308d。第一晶体管器件306a还包括通过栅极电介质309与沟道区307分开的栅电极310。可以在第一晶体管器件306a的一个或多个侧面上布置隔离结构303(例如，浅沟槽隔离结构)，以在第一晶体管器件306a和相邻的晶体管器件之间提供隔离。

源极区308s通过包括一个或多个导电接触件、互连线和/或互连通孔的互连层313的第一堆叠件连接至选择线312。栅电极310通过包括一个或多个导电接触件、互连线和/或互连通孔的互连层317的第二堆叠件连接至字线314。漏极区308d通过包括一个或多个导电接触件、互连线和/或互连通孔的互连层319的第三堆叠件连接至rram器件316的下电极110。rram器件316的下电极110通过介电数据存储层112与上电极114分开。上互连线320进一步将rram器件316的上电极114连接至位于rram器件316上方的位线322。

在rram器件316的操作期间，选择线312、字线314和位线322配置为施加电压到rram器件316上。下电极110和上电极114之间的电压差将产生延伸到介电数据存储层112中的电场。电场作用于介电数据存储层112内的氧空位，诱导导电路径(例如，包括氧空位)形成为贯穿介电数据存储层112。取决于所施加的电压，介电数据存储层112将在与第一数据状态和第二数据状态相关联的电阻状态之间经历可逆变化。

在一些实施例中，可以在rram器件316的相对侧上布置侧壁间隔件318。在各个实施例中，侧壁间隔件318可包括例如氮化硅、氮氧化硅或二氧化硅。在一些实施例中，侧壁间隔件318可以将上互连线320的内侧壁与上电极114的侧壁横向地分开(因为在集成芯片300的制造期间侧壁间隔件318比ild层104b更耐蚀刻)。在一些实施例中，在第一ild层104a和第二ild层104b之间延伸的第一esl103a沿着rram器件316的相对两侧延伸至上互连线320的下表面。蚀刻停止层103a可以直接接触侧壁间隔件318的侧壁。因为第一esl103a沿着rram器件316的侧壁延伸，所以rram器件316可以不通过蚀刻停止层与第一ild层104a分开。

在一些实施例中，互连层313的第一堆叠件和互连层317的第二堆叠件分别包括与rram器件316横向分开的互连线311和315。互连线311和315在第二ild层104b的下表面和上表面之间延伸。上互连线320从第二ild层104b的上表面延伸至第二ild的下表面上方的位置，从而使得上互连线具有小于互连线311和315的高度的高度。在一些实施例中，上互连线320和互连线311和315可以具有大致共面(例如，在cmp工艺的公差内的平面)的上表面。

在一些实施例中，集成芯片300还可以包括具有布置在衬底102内的第二晶体管器件306b的逻辑区304。在逻辑区304内的第二ild层104b内布置第一互连线324。在一些实施例中，第一互连线324具有大致等于存储区302内的金属互连线311和315的高度的高度。

图4示出具有包括rram器件的rram单元的集成芯片400的一些可选实施例的截面图，该rram器件具有接触上面的互连线的上电极。

集成芯片400包括存储区302和逻辑区402。存储区包括布置在衬底102上方的第三ild层404c内的rram器件316。第三ild层404c通过第二蚀刻停止层(esl)403b与第一ild层404a分开。在一些实施例中，第三ild层404c接触第二esl403b的上表面，而第一ild层404a接触第二esl403b的下表面。在第三ild层404c内的rram器件316上方布置上互连线320。上互连线320延伸超出rram器件316的相对侧壁。

逻辑区402包括布置在第一ild层404a上方的第二ild层404b内的第一互连线406。第二ild层404b通过第一esl403a与第一ild层404a分开。第一互连通孔408和第二互连线410布置在第三ild层404c内，第三ild层404c通过第二esl403b与第二ild层404b分开。在一些实施例中，第一esl403a和第二esl403b可以包括相同的材料。在其他实施例中，第一esl403a和第二esl403b可以包括不同的材料。

第一互连线406具有小于rram器件316的高度的第一高度，并且第二互连线410具有小于上互连线320的高度的第二高度。这使得rram器件316的顶面与第一互连通孔408对准，从而使得沿着rram器件316的上表面延伸的线412与第一互连通孔408相交。

图5示出具有rram器件的集成芯片500的一些额外实施例的截面图，该rram器件具有接触上面的金属互连线的上电极。

集成芯片500包括分别具有设置在位于衬底102上方的介电结构506内的多个后段制程(beol)金属互连层的存储区502和逻辑区504。在一些实施例中，介电结构506可以包括多个堆叠的层间介电(ild)层506a-506f。在各个实施例中，多个ild层506a-506f可包括诸如低k介电材料或超低k(ulk)介电材料的一种或多种介电材料。在一些实施例中，一种或多种介电材料可以包括sio2、sico、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷酸盐硅酸盐玻璃)等。在一些实施例中，可在相邻的ild层506a-506f之间设置蚀刻停止层(esl)505a-505e。例如，在第一ild层506a和第二ild层506b之间设置第一esl505a，在第二ild层506b和第三ild层506c之间设置第二esl505b等。在各个实施例中，esl505a-505e可以包括氮化物、碳化硅、碳掺杂氧化物或其他类似材料。

在第一ild层506a内布置第一导电接触件507a和第二导电接触件507b。第一导电接触件507a电连接至第一晶体管器件306a，以及第二导电接触件电连接至第二晶体管器件306b。在各个实施例中，第一导电接触件507a和第二导电接触件507b可以连接至第一晶体管器件306a和第二晶体管器件306b的源极区、漏极区或栅电极。在一些实施例中，第一导电接触件507a和第二导电接触件507b可以包括例如钨。

在第一导电接触件507a和第二导电接触件507b上方设置金属互连线508a-508e和金属通孔510a-510d的交替层。金属互连线508a-508e和金属通孔510a-510d包括导电材料。在一些实施例中，金属互连线508a-508e和金属通孔510a-510d包括导电芯512和将导电芯与周围的ild层分开的衬垫层514。在一些实施例中，衬垫层可以包括钛(ti)、氮化钛(tin)、钽(ta)或氮化钽(tan)。在一些实施例中，导电芯可包括例如铜和/或铝，和/或碳纳米管。

在一些实施例中，金属互连线508a-508e和金属通孔510a-510d可以具有不同的最小宽度(即，最小尺寸)值。例如，金属互连线508a可以具有第一最小宽度值(例如，小于或等于约30-40nm)，而互连线508b可以具有大于第一最小宽度值的第二最小宽度值(例如，大于或等于约40-50nm)。在一些实施例中，金属互连线508a-508e和金属通孔510a-510d的最小宽度可以随着与衬底距离的增加而增加。

可在金属互连线508c和上金属互连线518之间布置rram器件516。rram器件516通过ild层506e与金属通孔510c横向分开。在一些实施例中，金属通孔510c可以具有大于rram器件516的高度的高度hv。在这种实施例中，上金属互连线518具有大于金属互连线508d的高度的高度。

在一些实施例中，上金属互连线518在rram器件516的顶面下方延伸距离524。在一些实施例中，距离524大于衬垫层522的厚度。在这种实施例中，衬垫层522和导电芯520具有布置在rram器件516的顶面下方的底面。在其他实施例(未示出)中，距离524小于衬垫层522的厚度。在这种实施例中，衬垫层522具有布置在rram器件516的顶面下方的底面，而导电芯520具有布置在rram器件516的顶面下方的底面。在一些实施例中，其中rram器件516包括沿着rram器件516的相对两侧布置的侧壁间隔件526，侧壁间隔件526可以横向布置在上金属互连线518和rram器件516之间。

图6至图12示出形成包括rram器件的ic的方法的截面图600-1200的一些实施例，该rram器件具有接触互连线的上电极。虽然图6至图12中所示的截面图参考形成具有接触互连线的上电极的rram器件的方法来描述，但是应当理解，图中所示的结构不限于形成方法，而是可以独立于该方法。

如图6的截面图600所示，在位于衬底102上方的第一ild层104a内形成下互连层。下互连层包括布置在存储区202内的衬底102上方的第一下互连结构206和布置在逻辑区204内的衬底102上方的第二下互连结构214。在各个实施例中，衬底102可以包括任何类型的半导体主体(例如，硅、sige、soi)，诸如半导体晶圆和/或位于晶圆上的一个或多个管芯，以及与其相关联的任何其他类型的金属层、器件、半导体和/或外延层等。在一些实施例中，下互连层可以包括布置在第一互连线层和衬底102之间的导电接触件。在其他实施例(未示出)中，下互连层可以包括通过一个或多个金属互连线与衬底102分开的互连通孔。在其他实施例(未示出)中，下互连层可以包括互连线。

在一些实施例中，可以使用单镶嵌工艺形成第一下互连结构206和第二下互连结构214。例如，可以通过使用汽相沉积工艺(例如，原子层沉积、物理汽相沉积、化学汽相沉积等)在衬底102上方形成第一ild层104a来形成第一下互连结构206和第二下互连结构214。选择性地蚀刻第一ild层104a以在第一ild层104a内限定多个腔。用第一导电材料填充多个腔。在各个实施例中，第一导电材料可包括例如铜、钨、铝和/或碳纳米管。在一些实施例中，可以通过镀工艺(例如，电镀工艺、化学镀工艺)来沉积第一导电材料。在其他实施例中，可使用汽相沉积技术(例如，cvd、pvd、ald、pe-ald等)沉积第一导电材料。在一些实施例中，在用第一导电材料填充多个腔之前，可以在多个腔内沉积一个或多个衬垫层(未示出)。

如图7的截面图700所示，在存储区202内和逻辑区204内的第一ild层104a上方形成rram堆叠件701。在一些实施例中，可以通过在第一ild层104a上方形成下电极层702，在下电极层702上方形成介电数据存储层704，以及在介电数据存储层704上方形成上电极层706来形成rram堆叠件701。在一些实施例中，可以在形成在下互连层上方的扩散阻挡层(未示出)上形成下电极层702。

在各个实施例中，可以使用汽相沉积技术(例如，cvd、pvd、ald、pe-ald等)来沉积下电极层702、介电数据存储层704和上电极层706。在各个实施例中，下电极层702和上电极层706可以包括金属氮化物或金属。例如，在一些实施例中，下电极层702和/或上电极层706可以包括诸如铂(pt)、铝-铜(alcu)、氮化钛(tin)、金(au)、钛(ti)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)和/或铜(cu)的导电材料。在各个实施例中，例如，介电数据存储层704可以包括氧化镍(nio)、氧化钛(tio)、氧化铪(hfo)、氧化锆(zro)、氧化锌(zno)、氧化钨(wo3)、氧化铝(al2o3)、氧化钽(tao)、氧化钼(moo)和/或氧化铜(cuo)。

如图8的截面图800所示，图案化(图7的)rram堆叠件701以限定存储区202内的rram器件108。rram器件108包括下电极110、布置在下电极110上方的介电数据存储层112和布置在介电数据存储层112上方的上电极114。在一些实施例中，rram器件108可以超出第一下互连结构206的侧壁延伸第一距离d1。在其他实施例(未示出)中，rram器件108可以从第一下互连结构206的侧壁回缩。

在一些实施例中，可以通过将rram堆叠件选择性地暴露于未被掩蔽层(例如，光刻胶层和/或硬掩模层)覆盖的区域中的蚀刻剂来图案化(图7的)rram堆叠件701。在一些实施例中，蚀刻剂可以包括具有包括氟物质(例如cf4、chf3、c4f8等)的蚀刻化学品的干蚀刻剂。在其他实施例中，蚀刻剂可以包括具有氢氟酸(hf)的湿蚀刻剂。在一些实施例中，图案化rram堆叠件可以从逻辑区204内去除rram堆叠件。

在一些实施例中，可以在rram器件108的相对两侧上形成侧壁间隔件318。在这种实施例中，通过在第一ild层104a上方沉积间隔件层来形成侧壁间隔件。随后蚀刻间隔件层以从平行表面去除间隔件层，留下沿着rram器件108的相对两侧的间隔件层作为侧壁间隔件318。在各个实施例中，间隔件层可以包括氮化硅、二氧化硅(sio2)、氮氧化硅(例如，sion)或类似的材料。

如图9的截面图900所示，在rram器件108上方形成第二ild层104b。可以通过汽相沉积技术(例如，cvd、pvd、ald、pe-ald等)形成第二ild层104b。在一些实施例中，可以在形成第二ild层104b之前，在第一ild层104a上方形成第一蚀刻停止层(esl)103a。第一esl103a沿着侧壁并在rram器件108的上表面上方延伸。然而，因为在图案化rram堆叠件之后沉积第一esl103a，所以第一esl103a不在rram器件108下方延伸。因此，rram器件108不通过蚀刻停止层与第一ild层104a分开。

如图10的截面图1000所示，选择性地蚀刻第二ild层104b以限定第二ild层104b内的多个第二腔1002-1004。在一些实施例中，可以通过将第二ild层104b选择性地暴露于在未被掩蔽层1006覆盖的区域中的蚀刻剂1008来图案化第二ild层104b。在各个实施例中，蚀刻剂1008可包括干蚀刻剂(例如，cf4、chf3、c4f8等)或湿蚀刻剂(氢氟酸)。在一些实施例中，可以由下表面限定rram器件108上方的腔1002，下表面布置在rram器件108的上表面之下距离1010处。

在一些实施例中，其中沿着rram器件108的相对两侧布置侧壁间隔件318，蚀刻剂1008具有蚀刻选择性，其以比第二ild层104b更慢的速率蚀刻侧壁间隔件。在这种实施例中，蚀刻剂1008以比第二ild层104b更慢的速率蚀刻侧壁间隔件308，导致侧壁间隔件308延伸至腔1002的底面上方的位置处。

如图11的截面图1100所示，在多个第二腔1002-1004内形成第二导电材料。在各个实施例中，第二导电材料可以包括例如铜、钨、铝和/或碳纳米管。在各个实施例中，可以通过镀工艺(例如，电镀工艺、化学镀工艺)或通过汽相沉积技术(例如，cvd、pvd、ald等)来沉积第二导电材料。在沉积第二导电材料之后可以(沿着线1102)实施平坦化工艺(例如，化学机械平坦化工艺)以在rram器件108上方形成上互连线208并且在第二下互连结构214上方形成第一互连线216。上互连线208超出rram器件108的相对侧壁横向延伸第二距离d2。

如图12的截面图1200所示，分别在位于上互连线208和第一互连线216上面的位置处的第三ild层104c内形成第一互连通孔210和第二互连通孔218。第一互连通孔210从上互连线208的一个或多个侧壁回缩第三距离d3。可以在第一互连通孔210上方的第三ild层104c内形成额外的互连线212，并且可以在第一互连通孔210上方的第三ild层104c内形成第二互连线220。

在一些实施例中，可以使用双镶嵌工艺形成第一互连通孔210、第二互连通孔218、额外的互连线212和第二互连线220，该双镶嵌工艺选择性地将第三ild层104c暴露于蚀刻剂(例如，cf4、chf3、c4f8、hf等)，蚀刻剂配置为形成多个贯通孔和位于多个贯通孔上方的多个金属沟槽。后续在多个贯通孔和金属沟槽中形成第三导电材料(例如，铜、铝、碳纳米管等)。在一些实施例中，可以在形成第三ild层104c之前在第二ild层104b上方形成第二蚀刻停止层(esl)103b。

图13示出形成包括rram器件的ic的方法1300的一些实施例的流程图，该rram器件具有接触互连线的上电极。

虽然所公开的方法(例如，方法1300和2200)在以下示出并且描述为一系列步骤或事件，但应该理解，这些步骤或事件的所示顺序不是限制性的。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个单独步骤和/或阶段进行本文描述的这些步骤的一个或多个。

在1302处，在衬底上方的第一层间介电(ild)层内形成下互连结构。在各个实施例中，下互连结构可以包括互连接触件、互连通孔或互连线。图6示出了对应于步骤1302的截面图600的一些实施例。

在1304处，在下互连结构上方形成rram器件。图7至图8示出对应于步骤1304的截面图700-800的一些实施例。

在1306处，在rram器件上方形成第二ild层。图9示出了对应于步骤1306的截面图900的一些实施例。

在1308处，图案化第二ild层以限定从第二ild层的上表面延伸至rram器件的上表面的腔。图10示出对应于步骤1308的截面图1000的一些实施例。

在1310处，在腔内形成上互连线。上互连线延伸超出rram器件的相对侧壁。图11示出对应于步骤1310的截面图1100的一些实施例。

在1312处，在上互连线上方形成第三ild层。图12示出对应于步骤1312的截面图1200的一些实施例。

在1314处，互连通孔如果在上互连线上方形，则从上互连线的一个或多个最外侧壁回缩。图12示出对应于步骤1314的截面图1200的一些实施例。

图14至图21示出形成包括rram器件的ic的可选方法的截面图1400-2100的一些实施例，该rram器件具有接触互连线的上电极。虽然图14至图21中所示的截面图参考形成具有接触互连线的上电极的rram器件的方法来描述，但是应当理解，图中所示的结构不限于形成方法，而是可以独立于改方法。

如图14的截面图1400所示，在衬底102上方的第一ild层404a内形成下互连层。下互连层包括布置在存储区202内的第一下互连结构206和布置在逻辑区402内的第二下互连结构214。

如图15的截面图1500所示，在存储区202内和逻辑区402内的第一ild层404a上方形成第二ild层404b。后续在逻辑区402内的第二ild层404b内形成第一互连线406。第一互连线406位于第二下互连结构214上方。在一些实施例中，可以在形成第二ild层404b之前在第一ild层404a上方形成第一蚀刻停止层(esl)403a。在一些实施例中，使用单镶嵌工艺形成第一互连线406。

如图16的截面图1600所示，从存储区202内去除第二ild层404b。在一些实施例中，可以通过将第二ild层404b选择性地暴露于未被掩蔽层1602覆盖的区域1604中的蚀刻剂1606来去除第二ild层404b。在各个实施例中，蚀刻剂1606可包括干蚀刻剂(例如，cf4、chf3、c4f8等)或湿蚀刻剂(氢氟酸)。

如图17a的截面图1700所示，在第一下互连结构206上方的存储区202内形成rram器件108。rram器件108包括布置在下电极110和上电极114之间的介电数据存储层112。在一些实施例中，如图17b的截面图1702所示，沿着rram器件108的相对侧壁形成侧壁间隔件318。在这种实施例中，通过在第一ild层404a上方沉积间隔件层来形成侧壁间隔件318。后续蚀刻间隔件层以从水平表面去除间隔件层，留下沿着rram器件108的相对侧壁的间隔件层作为侧壁间隔件318。

如图18的截面图1800所示，形成第三ild层404c。在存储区202内的第一ild层404a和rram器件108上方形成第三ild层404c。在逻辑区402内的第二ild层404b上方形成第三ild层404c。在一些实施例中，可以在形成第三ild层404c之前在存储区202和逻辑区402内形成第二蚀刻停止层(esl)403b。

如图19的截面图1900所示，图案化第三ild层404c以形成多个腔1902-1904。多个腔1902-1904包括从第三ild层404c的上表面垂直延伸至rram器件108的上表面的第一腔1902。多个腔1902-1904还包括第二腔1904，该第二腔具有沿着第三ild层404c的上表面布置并且限定互连线沟槽的上部区域1904a，以及限定布置在第一互连线406上方的贯通孔的下部区域1904b。

如图20的截面图2000所示，在多个腔1902-1904内形成第二导电材料。可以在形成第二导电材料之后(沿线2002)实施平坦化工艺(例如，化学机械平坦化工艺)，以在rram器件108上方形成上互连线208，并且在第一互连线406上方形成第一互连通孔408和第二互连线410。上互连线208超出rram器件108的相对侧壁横向延伸第二距离d2。

如图21的截面图2100所示，在存储区202内且在逻辑区402内的第三ild层404c上方形成第四ild层404d。在第四ild层404d内形成额外的互连通孔2102和互连线2104。在一些实施例中，在形成额外的互连通孔2102和互连线2104之前，可以在存储区202和逻辑区402内形成第三蚀刻停止层(esl)403c。在一些实施例中，可以使用双镶嵌工艺形成额外的互连通孔2102和互连线2104。

图22示出形成包括rram器件的ic的方法2200的一些可选实施例的流程图，该rram器件具有接触互连线的上电极。

在2202处，在存储区和逻辑区中的衬底上方的第一层间介电(ild)层内形成下互连结构。在一些实施例中，下互连结构可以包括形成在存储区内的第一下互连结构和形成在逻辑区内的第二下互连结构。图14示出对应于步骤2202的截面图1400的一些实施例。

在2204处，在存储区和逻辑区中的第一ild层上方形成第二ild层。图15示出对应于步骤2204的截面图1500的一些实施例。

在2206处，在逻辑区内的第二ild层中形成第一互连线。可以在第二下互连结构上方形成第一互连线。图15示出对应于步骤2206的截面图1500的一些实施例。

在2208处，从存储区内去除第二ild层。图16示出对应于步骤2208的截面图1600的一些实施例。

在2210处，在存储区内的第一下互连结构上方形成rram器件。图17示出对应于步骤2210的截面图1700的一些实施例。

在2212处，在存储区内的rram器件上方且在逻辑区内的第二ild层上方形成第三ild层。图18示出对应于步骤2212的截面图1800的一些实施例。

在2214处，图案化第三ild层以限定第三ild层内的腔。腔包括从第三ild层的上表面延伸至rram器件的上表面的第一腔和从第三ild层的上表面延伸至第一互连线的上表面的第二腔。图19示出对应于步骤2214的截面图1900的一些实施例。

在2216处，延伸超出rram器件的相对侧壁的上互连线形成在第三ild层内的位于rram器件上方的第一腔内。图20示出对应于步骤2216的截面图2000的一些实施例。

在2218处，在第三ild层中的位于第一互连线上方的第二腔内形成互连通孔和第二互连线。图20示出对应于步骤2218的截面图2000的一些实施例。

在2220处，在存储区内和逻辑区内的第三ild层上方的第四ild层内形成额外的互连通孔和互连线。图21示出对应于步骤2218的截面图2100的一些实施例。

因此，在一些实施例中，本发明涉及具有互连线的集成电路，该互连线接触rram(电阻式随机存取存储器)器件的上电极以提供至上电极的良好电连接，这增加了rram器件的工艺窗口并提供低的上电极电阻。

在一些实施例中，本发明涉及一种集成芯片。集成芯片包括布置在衬底上方并包括设置于下电极和上电极之间的介电数据存储层的电阻式随机存取存储器(rram)器件。上互连线接触上电极的上表面，并且互连通孔布置在上互连线上。互连通孔从上互连线的一个或多个最外侧壁回缩。

在其他实施例中，本发明涉及一种集成芯片。集成芯片包括由布置在衬底上方的第一层间介电(ild)层围绕的下互连结构。电阻式随机存取存储器(rram)器件布置在下互连结构上方并且被第二ild层围绕。rram器件包括设置在下电极和上电极之间的介电数据存储层。上互连线接触上电极的上表面。上互连线延伸超出rram器件的相对最外侧壁。

在又一实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在衬底上方的第一层间介电(ild)层内形成下互连结构。该方法还包括在下互连结构上方形成rram器件，以及在rram器件上方形成第二ild层。该方法还包括图案化第二ild层以限定从第二ild层的上表面延伸至rram器件的上表面的腔。该方法还包括在第二ild层中的腔内形成延伸超出rram器件的相对侧壁的上互连线。

根据本发明的一个实施例，提供了一种集成芯片，包括：电阻式随机存取存储(rram)器件，布置在衬底上方并包括设置在下电极和上电极之间的介电数据存储层；上互连线，接触所述上电极的上表面；以及互连通孔，布置在所述上互连线上，其中，所述互连通孔从所述上互连线的一个或多个最外侧壁回缩。

在上述集成芯片中，所述上互连线延伸超出所述电阻式随机存取存储器件的相对最外侧壁。

在上述集成芯片中，还包括：布置在所述衬底上方的第一互连线，位于从所述上互连线横向偏移的位置处，其中，所述第一互连线具有比所述上互连线的高度大的高度。

在上述集成芯片中，还包括：布置在所述衬底上方的第一互连线，位于从所述上互连线横向偏移的位置处，其中，所述第一互连线具有比所述上互连线的高度小的高度。

在上述集成芯片中，所述上互连线包括导电芯和沿着所述导电芯的下表面和侧壁布置的一个或多个衬垫层。

在上述集成芯片中，所述上互连线在所述电阻式随机存取存储器件的所述上表面下方延伸。

在上述集成芯片中，其中，所述上互连线具有限定位于所述上互连线的下表面内的凹槽的侧壁；以及其中，所述电阻式随机存取存储器件嵌入在所述凹槽内。

在上述集成芯片中，还包括：层间介电(ild)层，围绕所述电阻式随机存取存储器件和所述上互连线，其中，所述上互连线延伸至所述层间介电层的顶面。

在上述集成芯片中，还包括：布置在所述衬底上方的第一互连线，位于从所述上互连线横向偏移的位置处，其中，所述第一互连线从所述层间介电层的底面延伸至所述层间介电层的所述顶面。

在上述集成芯片中，还包括：沿着所述层间介电层的底面布置的第一蚀刻停止层和沿着所述层间介电层的所述顶部布置的第二蚀刻停止层，其中，所述层间介电层在所述第一蚀刻停止层和所述第二蚀刻停止层之间连续地延伸。

根据本发明的另一实施例，还提供了一种集成芯片，包括：下互连结构，被布置在衬底上方的第一层间介电(ild)层围绕；电阻随机存取存储(rram)器件，布置在所述下互连结构上方并且被第二层间介电层围绕，其中，所述电阻式随机存取存储器件包括设置在下电极和上电极之间的介电数据存储层；以及上互连线，接触所述上电极的上表面，其中，所述上互连线延伸超出所述电阻式随机存取存储器件的相对最外侧壁。

在上述集成芯片中，所述上互连线在所述电阻式随机存取存储器件的上表面下方延伸。

在上述集成芯片中，所述上互连线从所述上电极的所述上表面延伸至所述第二层间介电层的顶面。

在上述集成芯片中，还包括：蚀刻停止层，布置在所述第一层间介电层和所述第二层间介电层之间。

在上述集成芯片中，所述蚀刻停止层沿着所述电阻式随机存取存储器件的侧壁延伸。

在上述集成芯片中，还包括：布置在所述衬底上方的第一互连线，位于从所述上互连线横向偏移的位置处，其中，所述第一互连线具有比所述上互连线的高度大的高度。

在上述集成芯片中，还包括：侧壁间隔件，沿着所述电阻式随机存取存储器件的侧壁布置，其中，所述侧壁间隔件横向布置在所述电阻式随机存取存储器件的侧壁和所述上互连线之间。

根据本发明的又一实施例，还提供了一种形成集成芯片的方法，包括：在衬底上方的第一层间介电(ild)层内形成下互连结构；在所述下互连结构上方形成电阻式随机存取存储器件；在所述电阻式随机存取存储器件上方形成第二层间介电层；图案化所述第二层间介电层以限定从所述第二层间介电层的上表面延伸至所述电阻式随机存取存储器件的上表面的腔；以及在所述第二层间介电层中的所述腔内形成延伸超出所述电阻式随机存取存储器件的相对侧壁的上互连线。

在上述方法中，还包括：在所述上互连线上方形成第三层间介电层；以及在所述上互连线上方的位置处的所述第三层间介电层内形成互连通孔，其中，所述互连通孔从所述上互连线的一个或多个最外侧壁回缩。

在上述方法中，还包括：在所述第二层间介电层中的所述腔内沉积导电材料；以及对所述导电材料和所述第二层间介电层实施平坦化工艺。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。