电子封装件及其制法的制作方法

本发明有关一种封装结构，尤指一种堆栈式的封装结构。

背景技术

随着半导体封装技术的演进，半导体装置(semiconductordevice)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂堆加多个封装件以形成封装堆栈结构(packageonpackage，简称pop)，此种封装方式能发挥系统封装(sip)异质整合特性，可将不同功用的电子组件，例如：内存、中央处理器、绘图处理器、影像应用处理器等，藉由堆栈设计达到系统的整合，适合应用于轻薄型各种电子产品。

一般封装堆栈结构(pop)仅以焊锡球(solderball)堆栈与电性连接上、下封装件，但随着产品尺寸规格与线距越来越小，该些焊锡球之间容易发生桥接(bridge)现象，将影响产品的良率。

于是，遂发展出一种封装堆栈结构，以铜柱(cupillar)作支撑，以增加支撑(standoff)效果，避免发生桥接现象。

如图1a至图1b所示，悉知封装堆栈结构1的制法，先提供一具有相对的第一及第二表面11a,11b的第一基板11，且于该第一基板11的第一表面11a上形成多个焊锡柱13。接着，以覆晶方式设置一电子组件15于该第一基板11的第一表面11a上，再将一第二基板12藉由多个导电组件17(包含金属柱170与焊锡材料171)迭设于该焊锡柱13上，并加压使该第一与第二基板11,12达到预定高度l(例如150um)，之后形成封装胶体16于该第一基板11的第一表面11a与该第二基板12之间。

然而，悉知封装堆栈结构1中，该些焊锡柱13的体积可能不一致(如高度不同)，以致于该些焊锡柱13所排列成的栅状数组(gridarray)接点容易产生共面性(coplanarity)不良，导致接点应力(stress)不平衡而造成该第二基板12倾斜，故容易发生接点过度偏移的问题，因而造成电性不佳，进而影响产品良率。

此外，当下压该第二基板12的作用力不足而使该第一与第二基板11,12之间的距离r过大时，会导致部分焊锡材料171未接触该焊锡柱13，致使该封装堆栈结构1的电性不良。或者，当下压该第二基板12的作用力过度而使该第一与第二基板11,12之间的距离r太小时，会使该第二基板12与该电子组件15之间的缝隙r太小，导致该封装胶体16无法流入该缝隙r而产生气室(void)。

因此，如何克服悉知技术中的种种问题，实已成目前亟欲解决的课题。

技术实现要素：

鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，能避免下压承载件的作用力不足而导致焊锡材料未接触该导电柱的问题

本发明的电子封装件，包括：承载结构，其结合有多个导电柱，且该导电柱的至少部分表面外露于该承载结构；电子组件，其设于该承载结构上；以及多个支撑体，其设于该承载结构上，且该支撑体相对该承载结构的高度大于该导电柱外露于该承载结构的高度。

本发明还提供一种电子封装件的制法，包括：提供一结合有多个导电柱的承载结构，且该导电柱的至少部分表面外露于该承载结构；设置一电子组件于该承载结构上；以及形成多个支撑体于该承载结构上，其中，该支撑体相对该承载结构的高度大于该导电柱外露于该承载结构的高度。

前述的电子封装件及其制法中，该承载结构包含有绝缘保护层，且该支撑体设于该绝缘保护层上。例如，该支撑体与该绝缘保护层为一体成形。

前述的电子封装件及其制法中，该导电柱嵌埋于该承载结构中。

前述的电子封装件及其制法中，该导电柱凸出该承载结构。

前述的电子封装件及其制法中，该多个支撑体之间形成有容置空间，以令该导电柱位于该容置空间中。

前述的电子封装件及其制法中，还包括形成导电组件于该导电柱上。

前述的电子封装件及其制法中，该承载结构包含有基部及设于该基部上的增层部，该基部包含有导电迹线，该增层部包含有绝缘层、线路层及该导电柱，且该支撑体设于该绝缘层上。

另外，前述的电子封装件及其制法中，还包括将承载件堆栈于该支撑体上。进一步地，又包括形成封装层于该承载结构与该承载件之间。

由上可知，本发明的电子封装件及其制法，主要藉由该支撑体相对该承载结构的高度大于该导电柱相对该承载结构的高度的设计，以于堆栈该承载件时，该承载件能以该支撑体进行对位，使该承载结构与该承载件之间保持一固定距离，故相较于悉知技术，本发明即使导电组件所排列成的栅状数组接点的共面性不良时，该承载件仍能维持在预定的高度位置，因而能避免发生接点过度偏移的问题，进而能有效提高产品良率。

此外，藉由该支撑体的设计，可控制下压该承载件的作用力，例如该承载件抵靠该支撑体，故相较于悉知技术，本发明能避免下压该该承载件的作用力不足而导致焊锡材料未接触该导电柱的问题、或能避免当下压该承载件的作用力过度而导致该封装层产生气室的问题。

附图说明

图1a至图1b为悉知封装堆栈结构的制法的剖视示意图；

图2a至图2f为本发明的电子封装件的制法的剖视示意图；其中，图2c’为对应图2c的另一实施例示意图，图2d’为对应图2d的另一实施例示意图，图2f’为对应图2f的另一实施例示意图；

图3及图4为对应图2f的其它实施例的剖视示意图；

图5a及图5b为对应图2d的不同实施例的上视示意图；以及

图6为本发明的电子封装件的制法的其它实施例的立体示意图。

主要组件符号说明

1封装堆栈结构

11第一基板

11a,21a第一表面

11b,21b第二表面

12第二基板

13焊锡柱

15,25电子组件

16封装胶体

17,27导电组件

170,270金属柱

171,271焊锡材料

2,2’,3,4电子封装件

2a,2a’,4a承载结构

20绝缘层

200开口

201穿孔

21基部

21’芯层

210焊垫

211电性接触垫

212植球垫

213,223导电迹线

22,3a承载件

220外接垫

23线路层

23’,230,230’导电柱

24绝缘保护层

24’防焊层

240开孔

250导电凸块

251底胶

26封装层

28,48增层部

29,29’,59支撑体

30间隔

33封装基板

35半导体组件

36封装材

6板体

h,h,t,d,l高度

r,s距离

r缝隙

y流动方向

c切割路径。

具体实施方式

以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“顶”、“底”、“侧面”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

图2a至图2f为本发明的电子封装件2的制法的剖视示意图。

如图2a所示，提供一具有相对的第一表面21a及第二表面21b的基部21。

于本实施例中，该基部21例如为具有核心层或无核心层(coreless)的线路结构，如封装基板(substrate)，或具有如扇出(fanout)型重布线路层(redistributionlayer，简称rdl)的线路配置。例如，该基部21具有一芯层21’及形成于该芯层21’上、下侧的多个导电迹线213，且该第一表面21a上具有多个电性连接该导电迹线213的焊垫210与多个电性连接该导电迹线213的电性接触垫211，而该基部21的第二表面21b上具有多个电性连接该导电迹线213的植球垫212。

此外，该芯层21’的导电迹线213的层数可于上、下侧均相同或不相同。

又，亦可形成一防焊层24’于该基部21的第二表面21b上，并使该些植球垫212外露于该防焊层24’，以供植设焊球。有关该些植球垫212外露于该防焊层24’的方式繁多，并无特别限制。

另外，该基部21亦可为其它用以承载芯片的承载单元，如导线架(leadframe)、晶圆(wafer)、或其它具有金属布线(routing)的载板等，并不限于上述。

如图2b所示，形成一绝缘层20于该基部21的第一表面21a上，且形成一开口200及多个穿孔201于该绝缘层20上，以令该些电性接触垫211对应外露于该些穿孔201，且该些焊垫210及其周围的该基部21的第一表面21a外露于该开口200。

于本实施例中，先以压合方式形成该绝缘层20于该基部21的第一表面21a上，再以例如雷射钻孔等方式形成该开口200及该些穿孔201。于其它实施例中，亦可先形成该开口200及该些穿孔201于该绝缘层20上，再压合该绝缘层20至该基部21的第一表面21a上。

此外，形成该绝缘层20的材质可为如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)等的介电材、干膜(dryfilm)、环氧树脂(epoxy)或封装材(moldingcompound)，但不限于上述。

如图2c所示，形成一线路层23于该绝缘层20上，且形成多个导电柱230于该些穿孔201中，使该些导电柱230电性连接该线路层23与该导电迹线213(或电性接触垫211)。

于本实施例中，于该绝缘层20与该线路层23上可形成一如防焊层的绝缘保护层24，且该绝缘保护层24形成有多个外露该些导电柱230的开孔240，以至少令该导电柱230的端面外露出该绝缘保护层24。有关该些导电柱230外露于该绝缘保护层24的方式繁多，并不限于上述。

此外，该导电柱230为如铜的金属材，且该导电柱230为实心状。或者，如图2c’所示，该导电柱230’亦可为中空状。

又，该绝缘层20、线路层23与导电柱230(及该绝缘保护层24)可视为增层部28，且该基部21与该增层部28作为承载结构2a，使该承载结构2a成为线路板。

如图2d所示，接续图2c的制程，形成多个支撑体29于该承载结构2a的绝缘层20上的绝缘保护层24上，且设置一电子组件25于该承载结构2a的开口200中，使该电子组件25设于该基部21的第一表面21a上。

于本实施例中，该支撑体29可为导体、半导体或绝缘体，其相对该承载结构2a(或该绝缘层20)的高度h大于该些导电柱230凸出该绝缘层20的高度t(或该线路层23的厚度)，且该支撑体29围绕于该些导电柱230的周围并位于该开口200的周围。例如，该多个支撑体29之间形成有容置空间290，使该些导电柱230位于该容置空间290中。

此外，该支撑体29,59呈条状，如图5a的连续状或如图5b所示的不连续状，且该支撑体29可与该绝缘保护层24一同制作(如图2d’所示)，使该支撑体29’与该绝缘保护层24为一体成形。另该支撑体亦可为其它形状。

又，可于该些导电柱230上形成焊锡材料271，使该些焊锡材料271位于该容置空间290中。

另外，该电子组件25为主动组件及/或被动组件，其中，该主动组件例如为半导体芯片，且该被动组件例如为电阻、电容或电感。例如，该电子组件25藉由多个如焊锡材料的导电凸块250以覆晶方式设于该焊垫210上以电性连接该基部21的导电迹线213；或者，该电子组件25可藉由多个焊线(图略)以打线方式电性连接该焊垫210；亦或，该电子组件25可直接接触该焊垫210。然而，有关该电子组件25电性连接该基部21的方式不限于上述。

如图2e所示，将一承载件22结合该焊锡材料271，以令该承载件22堆栈于该承载结构2a上，且使该承载件22覆盖该电子组件25，并使该承载件22电性连接该导电柱230。

于本实施例中，该承载件22例如为具有核心层或无核心层(coreless)的线路结构，如封装基板(substrate)。应可理解地，该承载件22亦可为其它用以承载芯片的承载单元，如导线架(leadframe)、晶圆(wafer)、或其它具有金属布线(routing)的载板等，并不限于上述。

此外，该承载件22具有多个导电迹线223及位于底侧的外接垫220，使该承载件22藉由该外接垫220结合该焊锡材料271(视为导电组件)以电性连接该导电柱230，使该承载件22堆栈于该增层部28上。或者，如图2e所示，该外接垫220上亦可形成金属柱270(如铜柱)，以结合该焊锡材料271而构成导电组件27。

又，如图3所示，该承载件3a亦可为封装结构，包含一封装基板33、设于该封装基板33上侧且电性连接该封装基板33的半导体组件35、以及包覆该电子组件35的封装材36。然而，有关该封装结构的型式繁多，并不限于上述。

另外，如图2e所示，该承载件22可抵靠于该支撑体29上；或者，如图3所示，该承载件3a与该支撑体29之间亦可形成一间隔30。

如图2f所示，形成一封装层26于该承载结构2a与该承载件22之间。

于本实施例中，该封装层26形成于该绝缘层20(或该绝缘保护层24)与该承载件22之间及该开口200中，以包覆该些导电组件27、支撑体29与该电子组件25。另外，于该承载结构2a与该承载件22之间填充封装材料而形成该封装层26时，该封装材料的流动方向y以顺应该支撑体29,59的配置方向(如图5a及图5b的纵向)较佳，藉由该支撑体29,59导流该封装材料避免气室(void)产生。

此外，应可理解地，本发明的制法亦可直接改良悉知封装堆栈结构1，如图2f’所示的电子封装件2’，其于设置该承载件22前，先于一承载结构2a’上立设该支撑体29，且该支撑体29相对该承载结构2a’的高度h大于该导电柱23’相对该承载结构2a’的高度d，其中，该导电柱23’为焊锡柱体。

又，如图4所示，本发明的电子封装件4的承载结构4a中，其增层部48的层数可依需求设计为多个绝缘层20与多个线路层23(包含多个相堆栈的导电柱230)，并无特别限制其层数。

本发明的制法藉由该支撑体29,29’,59相对该承载结构2a,2a’,4a的高度h,h大于该导电柱23’,230相对该承载结构2a,2a’,4a的高度t,d的设计，以于堆栈该承载件22时，该承载件22能以该支撑体29,29’,59进行对位(如抵靠该支撑体29,29’,59)，使该承载结构2a,2a’,4a与该承载件22之间保持一固定距离s，故相较于悉知技术，本发明即使该些导电组件27(或该焊锡材料271)的体积不一致(如高度不同)而使其所排列成的栅状数组接点产生共面性不良时，该承载件22仍能维持在预定的高度位置而不会发生倾斜，因而能避免发生接点过度偏移的问题，进而能有效提高产品良率。

此外，如图3所示，即使该承载件3a未抵靠该支撑体29，两者之间的间隔30仍能控制该承载件22的倾斜幅度，使该承载件22的倾斜幅度极小，也就是接点的偏移量位在允许的范围内，因而不会有电性不佳的问题。

又，藉由该支撑体29,29’,59的设计，可控制下压该承载件22,3a的作用力(例如，该承载件22,3a抵靠或接近该支撑体29,29’,59)，亦即该承载件22,3a能以该支撑体29,29’,59进行对位，故相较于悉知技术，本发明能避免下压该该承载件22,3a的作用力不足而导致焊锡材料271未接触该导电柱23’,230的问题、且能避免当下压该承载件22,3a的作用力过度而导致该封装层26产生气室(void)(因充填不均的缘故，例如，无法流入该承载件22,3a与该电子组件25之间)的问题。

另外，本发明的制法亦可应用于整版面(panel)制程，如图6所示，于一包含四个基部21数组排设的板体6上制作该增层部28，以形成四组包含承载结构2a的电子封装件2,2’,3,4，且后续经如图所示的切割路径c进行切单制程，以分离各该电子封装件2,2’,3,4。

本发明还提供一种电子封装件2,2’,3,4，包括：一承载结构2a,2a’,4a、至少一电子组件25以及多个支撑体29,29’,59。

所述的承载结构2a,2a’,4a结合有多个导电柱230,23’，且该导电柱230,23’的至少部分表面外露于该承载结构2a,2a’,4a。

所述的电子组件25设于该承载结构2a,2a’,4a上。

所述的支撑体29,29’,59立设于该承载结构2a,2a’,4a上，且该支撑体29,29’,59相对该承载结构2a,2a’,4a的高度h,h大于该导电柱230,23’外露于该承载结构2a,2a’,4a的高度t,d。

于一实施例中，该承载结构2a,2a’,4a具有一绝缘保护层24，且该支撑体29,29’,59立设于该绝缘保护层24上。进一步，该支撑体29’与该绝缘保护层24为一体成形。

于一实施例中，该导电柱230嵌埋于该承载结构2a,4a中。

于一实施例中，该导电柱23’立设于该承载结构2a’上。

于一实施例中，该些支撑体29,29’,59之间形成有一容置空间290，使该些导电柱230,23’位于该容置空间290中。

于一实施例中，该电子封装件2,2’,3,4还包括多个形成于该些导电柱230,23’上的导电组件27。例如，该导电组件27包含焊锡材料271。

于一实施例中，该电子封装件2,2’,3,4还包括一藉由多个导电组件27结合该导电柱230,23’的承载件22,3a。进一步地，该电子封装件2,2’,3,4可包括一形成于该承载结构2a,2a’,4a与该承载件22,3a之间的封装层26。

综上所述，本发明电子封装件及其制法，藉由该支撑体的高度大于该导电柱的高度的设计，以于堆栈作业时，该承载件能以该支撑体进行对位而控制下压该承载件的作用力，使该承载件能定位于一预定高度位置，因而能避免发生接点偏移、电性不佳或该封装层产生气室等问题，进而能有效提高产品良率。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。