电子封装件及其制法的制作方法

本发明有关一种半导体结构，尤指一种封装结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足电子封装件微型化(miniaturization)的封装需求，发展出芯片尺寸封装件(chipscalepackage，简称csp)的技术，其特征在于此种封装件的尺寸仅较芯片尺寸略大。

图1a至图1e为现有芯片尺寸封装件的制法的剖面示意图。

如图1a所示，形成一热化离形胶层(thermalreleasetape)100于一承载件10上。接着，置放多个半导体元件11于该热化离形胶层100上，其中，该半导体元件11具有相对的作用面11a与非作用面11b，且该作用面11a具有多个电极垫110，并使该作用面11a黏着于该热化离形胶层100上。

如图1b所示，形成一封装胶体14于该热化离形胶层100上，以包覆该些半导体元件11。

如图1c所示，烘烤该封装胶体14，同时硬化该热化离形胶层100，并移除该热化离形胶层100与该承载件10，以外露出该半导体元件11的作用面11a。

如图1d所示，形成一线路结构16于该封装胶体14与该半导体元件11的作用面11a上，且令该线路结构16的线路重布层160电性连接该电极垫110。接着，形成一防焊层18于该线路结构16上，且该防焊层18外露该线路重布层160的部分表面，以结合焊球19。

如图1e所示，沿如图1d所示的切割路径l进行切单制程，以获取多个个芯片尺寸封装件1，且于后续作业中，该芯片尺寸封装件1可通过其焊球19直接接置于一电路板(图略)或一主机板(图略)上。

惟，现有芯片尺寸封装件1的制法中，该线路结构16一般以晶圆级线路制程制作该线路重布层160，其精密度极高，致使制作困难。

此外，因应目前电子产品的电性需求，需使用多层(一般为三至四层)的线路重布层160，以将该半导体元件11的接点(该电极垫110)延伸拉至该芯片尺寸封装件1的外表面，但每一线路重布层160的制作皆有良率损失的风险，导致该芯片尺寸封装件1存在生产成本居高不下的问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

技术实现要素：

鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，以降低制作成本。

本发明的电子封装件，包括：包覆层，其具有相对的第一表面与第二表面；电子元件，其嵌埋于该包覆层中；第一线路结构，其形成于该包覆层的第一表面上并包含有电性连接该电子元件的线路重布层；以及第二线路结构，其包含有线路层并通过导电元件堆叠于该第一线路结构上，且令该导电元件电性连接该线路层与该线路重布层。

本发明还提供一种电子封装件的制法，包括：提供一嵌埋有电子元件的包覆层及一包含有线路层的第二线路结构，其中，该包覆层具有相对的第一表面与第二表面；于该包覆层的第一表面上形成第一线路结构，其中，该第一线路结构包含有电性连接该电子元件的线路重布层；以及将该包含有线路层的第二线路结构通过导电元件堆叠于该第一线路结构上，并令该导电元件电性连接该线路层与该线路重布层。

前述的电子封装件及其制法中，该第一线路结构的线路重布层的线宽小于或等于5微米。

前述的电子封装件及其制法中，该第一线路结构的线路重布层的线距小于或等于5微米。

前述的电子封装件及其制法中，该第二线路结构的线路层的线宽大于5微米。

前述的电子封装件及其制法中，该第二线路结构的线路层的线距大于5微米。

前述的电子封装件及其制法中，该导电元件为凸块或柱体。

前述的电子封装件及其制法中，该导电元件为异方性导电膜。

前述的电子封装件及其制法中，还包括形成导电柱于该包覆层中，且令该导电柱电性连接该第一线路结构的线路重布层。进一步地，还包括形成布线层于该包覆层的第二表面上，且令该导电柱电性连接该布线层。

前述的电子封装件及其制法中，还包括于该第二线路结构上形成多个导电凸块。

前述的电子封装件及其制法中，该电子元件具有相对的作用面与非作用面，该作用面具有多个电极垫并覆盖一绝缘层，且于该电极垫上结合有导电体，以供该电子元件透过该导电体电性连接该线路重布层。

前述的电子封装件及其制法中，形成封装层于该第一与第二线路结构之间以包覆该导电元件。

由上可知，本发明的电子封装件及其制法，主要通过将原晶圆级的部分线路重布层改成以基板制程制作该线路层，故相比于现有技术，本发明的制法可降低制程成本，且可提升该线路层的制作良率。

此外，于将该第二线路结构堆叠于该第一线路结构上之前，可先检测该电子元件或该线路重布层的电性是否正常，以及检测该线路层的电性是否正常后，待确定电性正常后，再将该第一与第二线路结构对接，故相比于现有技术，本发明可提升终端产品的良率。

附图说明

图1a至图1e为现有芯片尺寸封装件的制法的剖面示意图；

图2a至图2g为本发明的电子封装件的制法的剖面示意图；

图2e’为图2e的另一实施例；

图2g’及图2g”为本发明的电子封装件的其它不同实施例的剖面示意图；

图2h为本发明的电子封装件的另一实施例的剖面示意图；以及

图3a至图3b为对应图2d的第二线路结构的制程的剖面示意图。

符号说明：

1芯片尺寸封装件

10承载件

100热化离形胶层

11半导体元件

11a,21a作用面

11b,21b非作用面

110,210电极垫

14封装胶体

16线路结构

160,201线路重布层

18防焊层

19焊球

2,2’,2”电子封装件

20第一线路结构

200第一绝缘层

21电子元件

211绝缘层

211a上表面

212导电体

212a顶面

214结合层

22封装层

23导电柱

23a端面

24绝缘保护层

25包覆层

25a第一表面

25b第二表面

26第二线路结构

26a第一侧

26b第二侧

260第二绝缘层

261线路层

27,37导电元件

28布线层

29导电凸块

8支撑板

80,90离型层

9承载板

l,s切割路径。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

图2a至图2g为本发明的电子封装件的制法的剖面示意图。

如图2a所示，于一承载板9上形成多个导电柱23，且设置至少一电子元件21于该承载板9上。

于本实施例中，该承载板9为如玻璃的半导体材质的圆形板体，其上以涂布方式形成有一离型层90，以供结合该导电柱23与该电子元件21。

此外，形成该导电柱23的材质为如铜的金属材或焊锡材。

又，该电子元件21为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。于本实施例中，该电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，该电子元件21以其非作用面21b通过一结合层214黏固于该离型层90上，而该作用面21a具有多个电极垫210与一绝缘层211，且于各该电极垫210上结合并电性连接有导电体212，使该绝缘层211覆盖该些电极垫210与该些导电体212。或者，亦可令该导电体212外露出该绝缘层211。

另外，该导电体212为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。

如图2b所示，形成一包覆层25于该承载件9上，以令该包覆层25包覆该电子元件21与该些导电柱23，且该绝缘层211的上表面211a、该导电柱23的端面23a与该导电体212的顶面212a外露出该包覆层25。

于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该承载件9上。

此外，该包覆层25具有相对的第一表面25a与第二表面25b，该包覆层25以其第二表面25b结合该承载件9的离型层90，且利用整平制程，令该包覆层25的第一表面25a齐平该绝缘层211的上表面211a、该导电柱23的端面23a与该导电体212的顶面212a，使该绝缘层211的上表面211a、该导电柱23的端面23a与该导电体212的顶面212a外露出该包覆层25的第一表面25a。

又，该整平制程通过研磨方式，移除该导电柱23的部分材质与该绝缘层211的部分材质(依需求，可移除该导电体212的部分材质)与该包覆层25的部分材质。应可理解地，若该导电体212已外露出该绝缘层211，则移除该包覆层25的部分材质，即可令该些导电体212外露出该包覆层25(但仍可依需求，移除该绝缘层211的部分材质与该导电体212的部分材质)。

如图2c所示，形成一第一线路结构20于该包覆层25的第一表面25a上，且该第一线路结构20电性连接该些导电柱23与该导电体212。

于本实施例中，该第一线路结构20以晶圆级线路制程制作，其包括至少一第一绝缘层200与至少一设于该第一绝缘层200上的线路重布层(redistributionlayer，简称rdl)201，且该线路重布层201的线宽小于或等于5微米(≦5μm)，其线距亦小于或等于5微米(≦5μm)。

再者，形成该线路重布层201的材质为铜，且形成该第一绝缘层200的材质为如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)等的介电材。

如图2d所示，提供一设有多个导电元件27的第二线路结构26。

于本实施例中，该第二线路结构26具有相对的第一侧26a与第二侧26b，其包括多个第二绝缘层260、及多个设于该第二绝缘层260上的线路层261，且该导电元件27结合于该第一侧26a的线路层261上。或者，该第二线路结构26亦可仅包括单一第二绝缘层260及单一线路层261。

此外，形成该线路层261的材质为铜，且形成该第二绝缘层260的材质为如聚对二唑苯(pbo)、聚酰亚胺(pi)、预浸材(pp)等的介电材。

又，该第二线路结构26的制程以载板厂的无核心基板(corelesssubstrate)的制作方式为主，如图3a至图3b所示的基板级线路制程，使该线路层261的线宽大于5微米(>5μm)，其线距亦大于5微米(>5μm)，最佳的线宽/线距为10μm/10μm，亦即该线路层261的线宽/线距不同于该线路重布层201的线宽/线距。

具体地，如图3a所示，先于一支撑板8的离型层80上形成一线路层261与一第二绝缘层260；接着，如图3b所示，形成另一线路层261与另一第二绝缘层260，再形成该些导电元件27于最外侧的线路层261上。应知道，基板级线路制程的制作成本远低于晶圆级线路制程的制作成本。

另外，该导电元件27为凸块或柱状，如焊料、金属材(铜材)或两者组合。

如图2e所示，将该第二线路结构26通过该导电元件27堆叠于该第一线路结构20上，再移除该支撑板8、承载板9及其上的离型层80,90，以外露该包覆层25的第二表面25b与该第二线路结构26的第二侧26b。

于本实施例中，该导电元件27对接于该线路重布层201上，以电性连接该线路重布层201与线路层261。

再者，可依需求移除该结合层214，以外露出该电子元件21的非作用面21b。

又，如图2e’所示，可依需求形成如底胶的封装层22于该第二线路结构26与该第一线路结构20之间以包覆该些导电元件27。

如图2f所示，接续图2e的制程，可依需求形成一布线层28于该包覆层25的第二表面25b(或结合层214)上，且该布线层28电性连接该些导电柱23；或者，形成多个如焊球的导电凸块29于该第二线路结构26的第二侧26b的线路层261上，以供后续接置如封装结构或其它结构(如另一封装件或芯片)的电子装置(图略)。

如图2g所示，沿图2f所示的切割路径s进行切单制程，以形成电子封装件2。

于一实施例中，如图2g’所示的电子封装件2’，于图2a所示的制程中，可省略制作该些导电柱23，且于图2f所示的制程中，可省略制作该布线层28。

于其它实施例中，如图2g”所示的电子封装件2”，该导电元件37为异方性导电膜(anisotropicconductivefilm，简称acf)，以供该第二线路结构26以黏贴方式堆叠及电性连接于该第一线路结构20上。

于另一实施例中，如图2h所示，该包覆层25的第二表面25b及/或该第二线路结构26的第二侧26b上可依需求于上述任一适当步骤中形成如防焊层的绝缘保护层24，且外露出该布线层28的部分表面或该第二线路结构26的第二侧26b的部分线路层261，以形成多个如焊球的导电凸块29。

因此，本发明的制法通过将原晶圆级的部分线路重布层改成以无核心基板(corelesssubstrate)制程制作该线路层261，故相比于现有技术，本发明的制法可大幅降低制作成本，且可提升该线路层261的制作良率。

此外，可于图2e所示的堆叠制程前，预先检测该电子元件21、导电柱23或该第一线路结构20的线路重布层201的电性是否正常(knowngoodpkg)，以及检测该第二线路结构26的线路层261(或导电元件27)的电性是否正常(knowngoodsubstrate)后，待确定电性正常后，再将该第一线路结构20与该第二线路结构26对接，故相比于现有技术，本发明的制法可大幅提升终端产品的良率。

本发明还提供一种电子封装件2,2’,2”，其包括：一包覆层25、一电子元件21、一第一线路结构20、以及一具有线路层261的第二线路结构26。

所述的包覆层25具有相对的第一表面25a与第二表面25b。

所述的电子元件21嵌埋于该包覆层25中。

所述的第一线路结构20形成于该包覆层25的第一表面25a上并具有一电性连接该电子元件21的线路重布层201。

所述的第二线路结构26具有线路层261并通过导电元件27,37堆叠于该第一线路结构20上，且令该导电元件27电性连接该线路层261与该线路重布层201。

于一实施例中，该第一线路结构20的线路重布层201的线宽小于或等于5微米。

于一实施例中，该第一线路结构20的线路重布层201的线距小于或等于5微米。

于一实施例中，该第二线路结构26的线路层261的线宽大于5微米。

于一实施例中，该第二线路结构26的线路层261的线距大于5微米。

于一实施例中，该导电元件27为凸块或柱体。

于一实施例中，该导电元件37为异方性导电膜。

于一实施例中，所述的电子封装件2还包括多个导电柱23，其嵌埋于该包覆层25中，且该导电柱23电性连接该第一线路结构20的线路重布层201。进一步，该电子封装件2可包括至少一布线层28，其形成于该包覆层25的第二表面25b上，且该导电柱23电性连接该布线层28。

于一实施例中，所述的电子封装件2还包括封装层22，其形成于该第二线路结构26与该第一线路结构20之间以包覆该些导电元件27。

综上所述，本发明的电子封装件及其制法，其通过混用晶圆级线路制程与基板级线路制程分别制作该线路重布层与该线路层，故本发明的制法可大幅降低制作成本，且可提升该线路层的制作良率。

再者，可先检测该电子元件或该线路重布层的电性是否正常，以及检测该第二线路结构的线路层(或导电元件)的电性是否正常后，再对接该第一与第二线路结构，故本发明的制法可大幅提升终端产品的良率。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。