本公开是有关于一种巴特勒矩阵，且特别是有关于一种三维巴特勒矩阵。
背景技术：
随着科技的进步，使用毫米波(millimeterwave，简称mmwave)的无线通信技术依然存在一些技术困难。基本上，首先需要面对的问题在于，毫米波的传播过程中可能遇到波能严重衰减。上述问题跟毫米波通讯系统操作于高频带并使用相当大的带宽进行通讯有非常大的关联。进一步来说，相较于现今普遍使用的第三代(3g)或第四代(4g)通讯系统，毫米波通讯系统使用相对高频的频段来进行通讯。可以知道的是，接收机所接收到的电磁波能量强弱会与信号传送距离的平方成反比并与电磁波信号的波长成正比，于是毫米波通讯系统将会因为使用短波长的高频信号而大幅增加信号能量衰减的幅度。并且，高频信号的使用也将造成天线孔径骤降，并可能导致毫米波通讯系统中的传送信号的信号能量递减。因此，为了确保通讯质量，毫米波通讯系统中的收发器通常需要使用到多天线波束成型技术来改善信号能量衰减用以增益收发信号的效能。一般来说，多天线波束成型技术是在基地台/用户设备上设置包括多个天线的天线阵列，借由控制这些天线让基地台/用户设备可产生具有指向性的波束。借由天线阵列所达成的波束成型技术是影响毫米波无线通信系统的效能的关键因素之一。使用巴特勒矩阵(butlermatrix)控制天线阵列的波束成型信号是本领域常用的技术手段之一，然而，巴特勒矩阵仅能控制波束的二维空间中的方向性，例如，水平地控制波束成型信号的方向，仅具有水平控制能力的巴特勒矩阵不足以应用于如接收端具有高低差时的情形。技术实现要素：本公开提出一种巴特勒矩阵，其包括多个耦合器、多个交叉跨线、多个三维交叉跨线以及多个相移器，其中，耦合器的电路具有长方体结构，三维交叉跨线具有立体结构。多个相移器，其中所述交叉跨线、所述三维交叉跨线以及所述相移器设置在所述耦合器的其中之一与所述耦合器的其中之另一之间。基于上述，本公开提出的巴特勒矩阵除了可同时控制波束水平方向以及垂直方向外，也仅需使用单个多层电路板制程即可完成此巴特勒矩阵。因此，还可以达到减小巴特勒矩阵的体积，降低制造成本。为让本公开的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1a是绘示巴特勒矩阵的示意图。图1b是绘示结合控制波束水平及垂直方向的二维巴特勒矩阵的示意图。图2a是依据本公开一实施例绘示三维耦合器的示意图。图2b是依据本公开一实施例绘示三维交叉跨线的示意图。图3a是依据本公开一实施例绘示三维巴特勒矩阵的示意图。图3b是更详细地绘示图3a实施例中三维巴特勒矩阵的示意图。图3c是绘示3a中三维巴特勒矩阵中的三维交叉跨线的实施例示意图。图3d是绘示3a中三维巴特勒矩阵中的另一个三维交叉跨线的实施例示意图。图4是依据本公开一实施例绘示实现三维巴特勒矩阵的多层电路板的剖面示意图。图5a是依据本公开一实施例绘示三维巴特勒矩阵的电路图。图5b及5c是绘示对应于图5a电路图的多层电路板的布局图。图6a是依据本公开一实施例绘示三维巴特勒矩阵的电路图。图6b是绘示对应于图6a电路图的多层电路板的布局图。图7a是依据本公开一实施例绘示三维巴特勒矩阵的电路图。图7b是绘示对应于图7a电路图的多层电路板的布局图。图8a、8b、8c及8d是依据本公开一实施例绘示多层电路板的布局图。图9a及9b是依据本公开一实施例绘示使用三维巴特勒矩阵控制波束成型信号的仿真信道效能的示意图。具体实施方式图1a是绘示巴特勒矩阵100的示意图。使用巴特勒矩阵控制天线阵列的波束成型信号是本领域常用的技术手段之一，图1a的巴特勒矩阵100具有四个输入端及四个输出端，其包括多个耦合器101、多个相移器103以及多个交叉跨线105。输入端i1、i2、i3以及i4各自与多个输出端o1、o2、o3以及o4耦接。当信号由不同的输入端输入时，该信号在不同的输出端会产生不同的相位差。以输入端i1及i2为例，由于输入端i1及i2与输出端o1、o2、o3以及o4之间的相位差各不相同，因此，由输入端i1或由输入端i2输入信号会分别产生具有不同相位差及方向性的波束成型信号。图1a所绘示的巴特勒矩阵仅能对波束成型信号进行水平方向的调整，然而，在波束成型信号的接收端具有高低差的情况下，仅具水平控制功能的巴特勒矩阵显然不足以应用于上述的情况。基于此，需要开发出一种能同时控制波束水平及垂直方向的巴特勒矩阵。图1b是绘示结合控制波束水平及垂直方向的二维巴特勒矩阵的示意图。图1b的巴特勒矩阵是由多个巴特勒矩阵100所构成的。图1b的左半部110是由四个水平放置的巴特勒矩阵100堆叠而成，图1b的右半部130则是由四个垂直放置的巴特勒矩阵100堆叠而成。图1b的巴特勒矩阵具有二维的波束控制功能。举例而言，由输入端1输入的信号与由输入端2输入的信号会产生具有不同水平方向的两种波束，而由输入端1输入的信号与由输入端5输入的信号会产生具有不同垂直方向的两种波束。图1b的巴特勒矩阵虽具有二维的波束控制功能，但此种架构需串联一组水平堆叠的巴特勒矩阵与一组垂直堆叠的巴特勒矩阵，因此需占用较大的体积以及花费较多的制造成本。图2a是依据本公开一实施例绘示三维耦合器200的示意图。三维耦合器200的电路具有长方体的结构，其可包括第一输入端i1、第二输入端i2、第三输入端i3以及第四输入端i4，彼此构成长方体的第一平面s1。此外，三维耦合器200还可包括第一输出端o1、第二输出端o2、第三输出端o3以及第四输出端o4，彼此构成长方体的第二平面s2。第一平面s1与第二平面s2两者互不相交。三维耦合器200的第m个输入端与第m个输出端构成长方体的一边，m为正整数且m小于或等于4。具体而言，第一输入端i1、第二输入端i2、第三输入端i3以及第四输入端i4分别与第一输出端o1、第二输出端o2、第三输出端o3以及第四输出端o4构成长方体边201、边203、边205以及边207。值得注意的是，三维耦合器200的长方体结构中，除第一平面s1及第二平面s2之外，其余的每一平面可由例如二维的90度耦合器(quadraturehybridcoupler)实现，但本发明并不加以限制。三维耦合器200的各输入端彼此之间互相绝缘，且各输出端彼此之间互相绝缘，因此，对输入端而言，长方体的边209、边211、边213以及边215可视作由绝缘体构成，对输出端而言，长方体的边217、边219、边221以及边223可视作由绝缘体构成。三维耦合器200的长方体架构中，设置于长方体的同一平面的对角线的输入端与输出端之间具有相位差θ。以平面s3为例，平面s3是由输入端i1、输入端i2、输出端o1以及输出端o2所构成，其中输入端i1与输出端o2设置于平面s3的对角线d1上，因此，输入端i1与输出端o2之间具备相位差θ。同理，由于输入端i2与输出端o1设置于平面s3的对角线d2上，因此，输入端i2与输出端o1之间也具备相位差θ。反之，输入端i1与输出端o1并未设置于平面s3的对角线，因此，输入端i1与输出端o1之间不存在相位差。再以平面s4为例，在平面s4中，输入端i2与输出端o4之间具备相位差θ，且输入端i4与输出端o2之间也具备相位差θ。相位差θ可以是90度，但本发明并不加以限制。图2b是依据本公开一实施例绘示三维交叉跨线250的示意图。三维交叉跨线250可由两个水平放置的交叉跨线251及两个垂直放置的交叉跨线253构成。三维交叉跨线250的输入端耦接输出端a'、输入端b耦接输出端b'、输入端c耦接输出端c'并且输入端d耦接输出端d'。图3a是依据本公开一实施例绘示三维巴特勒矩阵300的示意图。巴特勒矩阵300可由第一耦合器组350以及第二耦合器组370所组成。第一耦合器组350具有至少四个三维耦合器200，分别对应于图3b中的三维耦合器c1、三维耦合器c2、三维耦合器c3以及三维耦合器c4。第二耦合器组370具有至少四个三维耦合器200，分别对应于图3b中的三维耦合器c1'、三维耦合器c2'、三维耦合器c3'以及三维耦合器c4'。第一耦合器组350中各个耦合器200的第一平面s1可构成一输入阵列且输入阵列的每一边具有相同数量的输入端。在本实施例中，三维耦合器c1、三维耦合器c2、三维耦合器c3以及三维耦合器c4的第一平面s1组成一个具有16个输入端的4x4输入阵列310，各输入端分别以pi1～pi16表示。例如，三维耦合器c1的四个输入端i1、i2、i3及i4可分别可构成4x4输入阵列310的输入端pi1、pi2、pi5及pi6。第二耦合器组370中各个耦合器200的第二平面s2可构成一输出阵列且输出阵列的每一边具有相同数量的输出端。在本实施例中，三维耦合器c1'、三维耦合器c2'、三维耦合器c3'以及三维耦合器c4'的第二平面s2组成一个具有16个输出端的4x4输出阵列330，各输出端分别以po1～po16表示。例如，三维耦合器c1'的四个输出端o1、o2、o3及o4可分别可构成4x4输出阵列330的输入端po1、po2、po5及po6。在使用三维巴特勒矩阵300时，第一耦合器组350中至少一个三维耦合器200的至少一个输入端耦接至第二耦合器组370中各个三维耦合器200的各个输出端，以借由各个所述输出端输出对应于该输入端的波束成型信号。举例而言，假设一输入信号s由输入端pi1输入进三维巴特勒矩阵300时，输入信号s会经由多个不同的路径传输至各个输出端po1～po16，因此，对应各输出端po1～po16的多个输出信号会变为具有不同相位差的输入信号s，而由各输出端po1～po16的多个输出信号组成的波束成型信号就会因多个不同输出信号的相位差而具有方向性。输入阵列310中，设置于同一列的输入端彼此对应的波束成型信号会具备不同水平方向的相位差，举例而言，由输入端pi1输入信号s所得到的输出波束，其水平方向会与由输入端pi2输入信号s所得到的输出波束不同。此外，设置于同一排的输入端彼此对应的波束成型信号会具备不同垂直方向的相位差，举例而言，由输入端pi1输入信号s所得到的输出波束，其垂直方向会与由输入端pi5输入信号s所得到的输出波束不同。图3b是更详细地绘示图3a中实施例三维巴特勒矩阵300的示意图。三维巴特勒矩阵300中，第一耦合器组350中第i个耦合器的第j个输出端耦接至第二耦合器组370中第j个耦合器的第i个输入端，i、j为正整数，j小于或等于4，且i小于或等于n，n可以是基数等于4的x次方的正整数，其中x为正整数。具体而言，第一耦合器组350中的三维耦合器c1的第一输出端c1o1、第二输出端c1o2、第三输出端c1o3以及第四输出端c1o4分别依序耦接第二耦合器组370中的三维耦合器c1'的第一输入端c1'i1、三维耦合器c2'的第一输入端c2'i1、三维耦合器c3'的第一输入端c3'i1以及三维耦合器c4'的第一输入端c4'i1。第一耦合器组350中的三维耦合器c2的第一输出端c2o1、第二输出端c2o2、第三输出端c2o3以及第四输出端c2o4分别依序耦接第二耦合器组370中的三维耦合器c1'的第二输入端c1'i2、三维耦合器c2'的第二输入端c2'i2、三维耦合器c3'的第二输入端c3'i2以及三维耦合器c4'的第二输入端c4'i2。第一耦合器组350中的三维耦合器c3的第一输出端c3o1、第二输出端c3o2、第三输出端c3o3以及第四输出端c3o4分别依序耦接第二耦合器组370中的三维耦合器c1'的第三输入端c1'i3、三维耦合器c2'的第三输入端c2'i3、三维耦合器c3'的第三输入端c3'i3以及三维耦合器c4'的第三输入端c4'i3。第一耦合器组350中的三维耦合器c4的第一输出端c4o1、第二输出端c4o2、第三输出端c4o3以及第四输出端c4o4分别依序耦接第二耦合器组370中的三维耦合器c1'的第四输入端c1'i4、三维耦合器c2'的第四输入端c2'i4、三维耦合器c3'的第四输入端c3'i4以及三维耦合器c4'的第四输入端c4'i4。在本实施例中，三维巴特勒矩阵300中的第一耦合器组350与第二耦合器组370中的耦合器200的数量皆为4，即三维巴特勒矩阵300为16输入16输出的架构。然而，本领域技术人员应可由本公开之三维巴特勒矩阵300的结构而推得本公开的架构亦可实施于输出及输出大于16的三维巴特勒矩阵。例如，三维巴特勒矩阵300中的第一耦合器组350与第二耦合器组370中的耦合器200的数量n也可以是基数等于4的x次方的正整数，其中x为正整数。三维巴特勒矩阵300中，各三维耦合器中各端点的接线关系，可参考表一，表一为各三维耦合器200之间电性相连的端点组合。表一端点1端点2c1o1c1'i1c1o2c2'i1c1o3c3'i1c1o4c4'i1c2o1c1'i2c2o2c2'i2c2o3c3'i2c2o4c4'i2c3o1c1'i3c3o2c2'i3c3o3c3'i3c3o4c4'i3c4o1c1'i4c4o2c2'i4c4o3c3'i4c4o4c4'i4三维巴特勒矩阵300的第一耦合器组350中的第i个三维耦合器200的第j个输出端与第二耦合器组370中第j个耦合器的第i个输入端之间设置有一第一相移器301与一第二相移器303的组合、交叉跨线305与第二相移器303的组合、第一相移器301与交叉跨线305的组合或是三维交叉跨线250，其中i、j为正整数且j小于或等于4。详细而言，本实施例中，第一耦合器组350中的第一耦合器c1以及第三耦合器c3两者的第一输出端c1o1、c3o1以及第三输出端c1o3、c3o3设置有第一相移器301，并且，第一耦合器组350中的第二耦合器c1以及第四耦合器c4两者的第二输出端c2o2、c4o2以及第四输出端c2o4、c4o4也设置有第一相移器301。此外，第二耦合器组370中的第一耦合器c1'以及第二耦合器c2'两者的第一输入端c1'i1、c2'i1以及第二输入端c1'i2、c2'i2设置有第二相移器303，并且，第二耦合器组370中的第三耦合器c3'以及第四耦合器c4'两者的第三输入端c3'i3、c4'i3以及第四输入端c3'i4、c4'i4设置有第二相移器303。在本实施例中，第一相移器301用以控制波束成型信号的水平方向，第二相移器303用以控制波束成型信号的垂直方向，本实施例中的第一相移器301与第二相移器303皆具有45度的相位差，但本发明并不加以限制。第一相移器301与第二相移器303的设置位置也可以相反，例如，可将三维巴特勒矩阵300中原本的第一相移器301改为第二相移器303，并将原本的第二相移器303改为第一相移器301，本发明并不加以限制。三维巴特勒矩阵300的第一耦合器组350与第二耦合器组370之间，设置有四个交叉跨线305，交叉跨线305使各个三维耦合器200的输出端及输入端之间互相耦接。表二为利用交叉跨线305互相耦接的端点组合。表二图3c是绘示3a中三维巴特勒矩阵300中的三维交叉跨线250的实施例示意图。本实施例中，三维巴特勒矩阵300的第一耦合器组350与第二耦合器组370之间，还设置有一三维交叉跨线250，该三维交叉跨线250的详细连接方式，如图3c所示。图3c中的三维交叉跨线250，其第k个输入端及第k个输出端彼此电性相连，并且分别耦接第一耦合器组350中的第k个耦合器的第(5-k)个输出端及第二耦合器组370中的第(5-k)个耦合器的第k个输入端，k为正整数且k小于或等于4。详细而言，三维交叉跨线250的第一输入端a及第一输出端a'彼此电性相连，并且分别耦接第一耦合器组350中的第一耦合器c1的第四输出端c1o4及第二耦合器组370中的第四耦合器c4'的第一输出端c4'i1。三维交叉跨线250的第二输入端b及第二输出端b'彼此电性相连，并且分别耦接第一耦合器组350中的第二耦合器c2的第三输出端c2o3及第二耦合器组370中的第三耦合器c3'的第二输入端c3"i2。三维交叉跨线250的第三输入端c及第三输出端c'彼此电性相连，并且分别耦接第一耦合器组350中的第三耦合器c3的第二输出端c3o2及第二耦合器组370中的第二耦合器c2'的第三输入端c2'i3。三维交叉跨线250的第四输入端d及第四输出端d'彼此电性相连，并且分别耦接第一耦合器组350中的第四耦合器c4的第一输出端c4o1及第二耦合器组370中的第一耦合器c1'的第四输入端c1'i4。三维巴特勒矩阵300的第二耦合器组370与输出阵列330之间，设置有四个交叉跨线305，交叉跨线305使各个三维耦合器200的输出端与输出阵列330之间互相耦接。表三为利用交叉跨线305互相耦接的端点组合。表三图3d是绘示3a中三维巴特勒矩阵300中的另一个三维交叉跨线250的实施例示意图。本实施例中，三维巴特勒矩阵300的第二耦合器组370与输出阵列330之间，还设置有一三维交叉跨线250，该三维交叉跨线250的详细连接方式，如图3d所示。详细而言，三维交叉跨线250的第一输入端a及第一输出端a'彼此电性相连，并且分别耦接第二耦合器组370中的第一耦合器c1'的第四输出端c1'o4及输出阵列330的输出端po11。三维交叉跨线250的第二输入端b及第二输出端b'彼此电性相连，并且分别耦接第二耦合器组370中的第二耦合器c2'的第三输出端c2'o3及输出阵列330的输出端po10。三维交叉跨线250的第三输入端c及第三输出端c'彼此电性相连，并且分别耦接第二耦合器组370中的第三耦合器c3'的第二输出端c3'o2及输出阵列330的输出端po07。三维交叉跨线250的第四输入端d及第四输出端d'彼此电性相连，并且分别耦接第二耦合器组370中的第四耦合器c4'的第一输出端c4'o1及输出阵列330的输出端po6。值得注意的是，三维巴特勒矩阵300中，各个三维耦合器200的平面s3及平面s5(s5由i3、i4、o3以及o4所构成)，其对角线的输入端与输出端之间的相位差θ，与控制波束成型信号的水平控制相关。各个三维耦合器200的平面s4及平面s6(s6由i1、i3、o1以及o3所构成)，其对角线的输入端与输出端之间的相位差θ，与控制波束成型信号的垂直控制相关。图4是依据本公开一实施例绘示实现三维巴特勒矩阵300的多层电路板400的剖面示意图。本公开提出的三维巴特勒矩阵300可由单一个多层电路板400实现，如4所示。多层电路板400可以是11层电路板，其中，电路层l0及l10分别为三维巴特勒矩阵300的输出阵列330及输入阵列310。电路层l1、l3、l5、l7及l9分别为接地层。各个电路层之间透过导孔(via)进行信号的传输。图5a是依据本公开一实施例绘示三维巴特勒矩阵300的电路图，图5b及5c是绘示对应于图5a电路图的多层电路板400的布局图，其中图5b为电路层l2的布局图、图5c为电路层l4的布局图。电路层l2、l4主要包括如图3d所示方法接线的三维交叉跨线250、如图5a标示的交叉跨线305以及电路板中其余的走线501。图6a是依据本公开一实施例绘示三维巴特勒矩阵300的电路图，图6b是绘示对应于图6a电路图的多层电路板400的布局图，其中图6b为电路层l6的布局图。电路层l6主要包括如图3c所示方法接线的三维交叉跨线250、如图6a标示的交叉跨线305、所有的第二相移器303、第二耦合器组370中的四个三维耦合器c1'、c2'、c3'及c4'中与控制波束成型信号的水平控制相关的90度耦合器601以及与控制波束成型信号的垂直控制相关的90度耦合器603，以及电路板中其余的走线501。图7a是依据本公开一实施例绘示三维巴特勒矩阵300的电路图，图7b是绘示对应于图7a电路图的多层电路板400的布局图，其中图7b为电路层l8的布局图。电路层l8主要包括如图3c所示方法接线的三维交叉跨线250、如图7a标示的交叉跨线305、所有的第一相移器301、第一耦合器组350中的四个三维耦合器c1、c2、c3及c4中与控制波束成型信号的水平控制相关的90度耦合器601以及与控制波束成型信号的垂直控制相关的90度耦合器603，以及电路板中其余的走线501。图8a、8b、8c及8d是依据本公开一实施例绘示多层电路板400的布局图。图8a、8b、8c及8d更详细地绘示多层电路板400各层之间的信号传输路径。图8a绘示电路层l2的布局图，由图8a可以看出电路层l2与电路层l4之间、以及电路层l2与电路层l0之间的信号传输路径。图8b绘示电路层l4的布局图，由图8b可以看出电路层l4与电路层l2之间、以及电路层l4与电路层l6之间的信号传输路径。图8c绘示电路层l6的布局图，由图8c可以看出电路层l6与电路层l4之间、以及电路层l6与电路层l8之间的信号传输路径。图8d绘示电路层l8的布局图，由图8d可以看出电路层l8与电路层l6之间、以及电路层l8与电路层l10之间的信号传输路径。图9a及9b是依据本公开一实施例绘示使用三维巴特勒矩阵300控制波束成型信号的仿真信道效能的示意图，请同时参照图9a及图9b。由图9b可以看出由三维巴特勒矩阵300产生的四种波束成型信号的信道效能。详细而言，图9b中的m1、m2、m3以及m4曲线分别对应于由输入阵列310的输入端pi1、pi2、pi3以及pi4输入信号而产生的波束成型信号的信道效能。由于输入端pi1、pi2、pi3以及pi4设置于输入阵列310的同一列上，由输入端pi1、pi2、pi3以及pi4输入的信号与每一个输出阵列330上的任一个输出端的信号之间存在的垂直相位差完全相同，因此m1、m2、m3以及m4曲线代表的波束成型信号在垂直方向的发射角度相同。以输出端po1、po2、po3及po4为例，当一信号输入至输入端pi1时，由po1、po2、po3及po4输出的信号彼此之间会存在例如-45度的水平相位差，然而，po1、po2、po3及po4输出的信号彼此之间并不存在垂直相位差。同样地，当该信号输入至输入端pi2时，由po1、po2、po3及po4输出的信号彼此之间会存在例如+135度的水平相位差，然而，po1、po2、po3及po4输出的信号彼此之间并不存在垂直相位差。另一方面，以输出端po1、po5、po9及po13为例，当一信号输入至输入端pi1时，由po1、po5、po9及po13输出的信号彼此之间会存在例如-45度的垂直相位差，然而，po1、po5、po9及po13输出的信号彼此之间并不存在水平相位差。同样地，在po1、po5、po9及po13输出的信号彼此之间存在-45度的垂直相位差的情况下，当该信号输入至输入端pi5时，由po1、po5、po9及po13输出的信号彼此之间会存在例如+135度的垂直相位差，然而，po1、po5、po9及po13输出的信号彼此之间并不存在水平相位差。由上述的内容可知，当信号由pi1输入时，各个水平排列的输出端彼此之间的相位差，与当信号由pi2输入时，各个水平排列的输出端彼此之间的相位差，两相位差不同。此外，当信号由pi1输入时，各个垂直排列的输出端彼此之间的相位差，与当信号由pi2输入时，各个垂直排列的输出端彼此之间的相位差，两相位差相同。基于此，由pi1输入信号而获得的波束信号与由pi2输入信号而获得的波束信号，两波束信号会具有相同的垂直角但不同的水平角，如图9a所示的pi1及pi2。综上所述，本公开提出的巴特勒矩阵除了可同时控制波束水平方向以及垂直方向外，也仅需使用一多层电路板制程即可完成，因此也可以达到大幅减小巴特勒矩阵的体积并降低制造成本。虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属
技术领域：
中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。符号说明1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16：输入端100：巴特勒矩阵101、601、603：耦合器103：相移器105、305：交叉跨线110：四个水平放置的巴特勒矩阵130：四个垂直放置的巴特勒矩阵200：三维耦合器201、203、205、207、209、211、213、215、217、219、221、223：三维耦合器的电路构成的长方体的边250：三维交叉跨线251、253：交叉跨线300：三维巴特勒矩阵301：第一相移器303：第二相移器310：输入阵列330：输出阵列350：第一耦合器组370：第二耦合器组400：多层电路板501：电路板的走线a、b、c、d：三维交叉跨线的输入端a'、b'、c'、d'：三维交叉跨线的输出端c1、c2、c3、c4：第一耦合器组中的三维耦合器c1'、c2'、c3'、c4'：第二耦合器组中的三维耦合器c1i1、c1i2、c1i3、c1i4、c2i1、c2i2、c2i3、c2i4、c3i1、c3i2、c3i3、c3i4、c4i1、c4i2、c4i3、c4i4、c1o1、c1o2、c1o3、c1o4、c2o1、c2o2、c2o3、c2o4、c3o1、c3o2、c3o3、c3o4、c4o1、c4o2、c4o3、c4o4、c1'i1、c1'i2、c1'i3、c1'i4、c2'i1、c2'i2、c2'i3、c2'i4、c3'i1、c3'i2、c3'i3、c3'i4、c4'i1、c4'i2、c4'i3、c4'i4、c1'o1、c1'o2、c1'o3、c1'o4、c2'o1、c2'o2、c2'o3、c2'o4、c3'o1、c3'o2、c3'o3、c3'o4、c4'o1、c4'o2、c4'o3、c4'o4：三维耦合器的输入端及输出端d1、d2、d3、d4：对角线i1、i1、i2、i2、i3、i3、i4、i4：耦合器以及三维耦合器的输入端l0、l1、l2、l3、l4、l5、l6、l7、l8、l9、l10：电路层m1、m2、m3、m4：波束成型信号的信道效能曲线o1、o1、o2、o2、o3、o3、o4、o4：耦合器以及三维耦合器的输出端pi1、pi2、pi3、pi4、pi5、pi6、pi7、pi8、pi9、pi10、pi11、pi12、pi13、pi14、pi15、pi16：输入阵列的输入端po1、po2、po3、po4、po5、po6、po7、po8、po9、po10、po11、po12、po13、po14、po15、po16：输出阵列的输出端s1、s2、s3、s4、s5、s6：三维耦合器的电路构成的长方体的面当前第1页12