半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

目前，在半导体器件的制作过程中，连接孔作为多层金属间互连以及器件有源区与外界电路之间的通道，在器件结构组成中具有重要的作用。然而，随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，器件区的尺寸也越来越小，致使插塞的尺寸也越来越小，从而对连接孔刻蚀工艺提出了更高的要求。

由于半导体器件的密度提高，尺寸缩小，连接孔的尺寸缩小而导致刻蚀过程中的深宽比增大，所述连接孔的尺寸不仅影响到接触孔的工艺是否容易实现，还对于半导体器件的电学性能造成影响。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够改善半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区，位于所述第一区上的第一栅极结构，以及位于第一栅极结构两侧的第一源漏掺杂区；在所述基底上形成介质结构，所述介质结构覆盖第一栅极结构和第一源漏掺杂区；采用第一刻蚀工艺刻蚀所述介质结构，在所述介质结构内形成第一源漏凹槽，且所述第一源漏掺杂区位于所述第一源漏凹槽的底部；采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区，在所述第一源漏掺杂区内形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。

可选的，所述第一刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。

可选的，所述第二刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。

可选的，所述湿法刻蚀采用的刻蚀溶液包括四甲基氢氧化铵溶液或氨水，刻蚀溶液的温度为25℃至75℃。

可选的，所述第二刻蚀工艺的工艺步骤包括：采用干法刻蚀工艺刻蚀所述第一源漏掺杂区，形成初始第二源漏凹槽；再采用湿法刻蚀工艺刻蚀所述初始第二源漏凹槽的内壁，形成所述第二源漏凹槽。

可选的，所述基底还包括第二区，位于第二区上的第二栅极结构以及位于第二栅极结构两侧的第二源漏掺杂区；所述介质结构还覆盖所述第二栅极结构和第二源漏掺杂区；所述第一刻蚀工艺还在所述介质结构内形成第三源漏凹槽，且所述第二源漏掺杂区位于所述第三源漏凹槽的底部。

可选的，所述第二刻蚀工艺还刻蚀位于所述第三源漏凹槽底部的第二源漏掺杂区，在所述第二源漏掺杂区内形成第四源漏凹槽，且所述第四源漏凹槽位于所述第三源漏凹槽的底部。

可选的，所述第二刻蚀工艺还刻蚀所述介质结构，在所述介质结构内形成第一栅极凹槽，所述第一栅极凹槽暴露出第一栅极结构。

可选的，还包括：在所述第一源漏凹槽、第二源漏凹槽内形成第一源漏插塞；在所述第一栅极凹槽内形成第一栅极插塞。

可选的，所述第一源漏插塞和第一栅极插塞的形成步骤包括：在所述介质结构上形成插塞材料层，且所述插塞材料层还填充所述第一源漏凹槽、第二源漏凹槽、以及第一栅极凹槽；平坦化所述插塞材料层，直至暴露出所述介质结构。

可选的，所述第一源漏插塞包括位于第二源漏凹槽内的第一源漏插塞底区和位于第一源漏凹槽内的第一源漏插塞顶区；所述第一源漏插塞顶区具有垂直于所述第一栅极结构侧壁的第一尺寸，所述第一源漏插塞底区具有垂直于所述第一栅极结构侧壁的第二尺寸，所述第二尺寸小于所述第一尺寸。

可选的，所述第一源漏凹槽的形成步骤包括：在所述介质结构上形成第一图形化结构，所述第一图形化结构定义出所述第一源漏凹槽的形状和位置；以所述第一图形化结构为掩膜，采用第一刻蚀工艺刻蚀所述介质结构。

可选的，所述第一刻蚀工艺还对所述第一源漏掺杂区进行过刻，所述第一源漏凹槽暴露出所述第一源漏掺杂区。

可选的，所述第一源漏凹槽的底表面低于所述第一掺杂区的顶表面的距离为30埃～70埃。

可选的，所述第二源漏凹槽的形成步骤包括：在所述介质结构上形成第二图形化结构，所述第二图形化结构定义出所述第二源漏凹槽的形状和位置；以所述第二图形化结构为掩膜，采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区。

可选的，所述第二源漏凹槽的形成步骤还包括：在形成第二图形化结构之前，在所述介质结构上形成填充所述第一源漏凹槽的第一牺牲膜，所述第二图形化结构位于所述第一牺牲膜上。

可选的，所述第一栅极结构的两侧分别具有若干第一源漏掺杂区，采用所述第一刻蚀工艺还形成若干第一源漏凹槽；采用所述第二刻蚀工艺还形成若干第二源漏凹槽；形成若干位于所述第一源漏凹槽、第二源漏凹槽内的第一源漏插塞；所述的半导体结构的形成方法还包括：在所述介质结构上形成金属互联层，所述金属互联层使位于所述第一栅极结构同侧的第一源漏插塞实现电连接。

本发明还提供一种半导体结构，包括：基底，所述基底包括第一区，位于所述第一区上的第一栅极结构，位于第一栅极结构两侧的第一源漏掺杂区；位于基底、第一源漏掺杂区和第一栅极结构上的介质结构；位于所述介质结构内的第一源漏凹槽；位于所述第一源漏掺杂区内的第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。

可选的，还包括：位于所述第一源漏凹槽和第二源漏凹槽内的第一源漏插塞，且所述第一源漏插塞包括位于第二源漏凹槽内的第一源漏插塞底区和位于第一源漏凹槽内的第一源漏插塞顶区；所述第一源漏插塞顶区具有垂直于所述第一栅极结构侧壁的第一尺寸，所述第一源漏插塞底区具有垂直于所述第一栅极结构侧壁的第二尺寸，所述第二尺寸小于所述第一尺寸。

可选的，所述第一栅极结构的两侧还分别具有若干第一源漏掺杂、若干位于所述介质结构内的第一源漏凹槽、若干位于所述第一源漏掺杂区内的第二源漏凹槽、以及若干位于所述第一源漏凹槽和第二源漏凹槽内的第一源漏插塞；所述半导体结构还包括：位于所述介质结构上的金属互联层，所述金属互联层使位于所述第一栅极结构同侧的第一源漏插塞实现电连接。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，采用第一刻蚀工艺刻蚀介质结构，在所述介质结构内形成第一源漏凹槽，且第一源漏掺杂区位于所述第一源漏凹槽的底部；所述形成方法通过先刻蚀介质结构形成第一源漏凹槽，由此减少刻蚀生成物的组份，便于第一刻蚀工艺的刻蚀终点的抓取，降低所述第一刻蚀工艺的刻蚀难度；再采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区，在所述第一源漏掺杂区内形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部，所述第二刻蚀工艺增加后续形成的第一源漏插塞与第一源漏掺杂区之间的接触面积，降低了两者之间的接触电阻，避免第一源漏插塞与第一源漏掺杂区之间的接触不良，提高半导体结构的电学特性。

进一步，所述第一源漏插塞包括位于第二源漏凹槽内的第一源漏插塞底区和位于第一源漏凹槽内的第一源漏插塞顶区；所述第一源漏插塞顶区具有垂直于所述第一栅极结构侧壁的第一尺寸，所述第一源漏插塞底区具有垂直于所述第一栅极结构侧壁的第二尺寸，所述第二尺寸小于所述第一尺寸。所述第二源漏凹槽位于第一源漏掺杂区内，从而增大后续形成的第一源漏插塞与第一源漏掺杂区的接触面积，降低两者之间的接触电阻，提高半导体结构的电学特性；且通过调整第二尺寸，使得第一源漏插塞与第一掺杂区的之间的接触电阻匹配半导体结构的驱动电压，由此提高半导体结构的电学特性。

附图说明

图1至图3是一种半导体结构的形成过程的结构示意图；

图4至图20是本发明实施例的半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的密度提高，尺寸缩小，所形成的晶体管的性能变差，可靠性下降。

通过刻蚀介质结构形成暴露源漏掺杂区的源漏凹槽，所述源漏凹槽的形貌容易导致插塞与源漏掺杂区之间的接触电阻值过大，使得插塞与源漏掺杂区之间的寄生电容增加，降低半导体器件的电学特性和稳定性。以下将结合附图进行说明。

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100上具有鳍部111、以及覆盖所述鳍部111部分侧壁的隔离结构112，位于所述隔离结构112和鳍部111上的栅极结构110，且所述栅极结构110横跨所述鳍部111；位于所述鳍部111内的源漏掺杂区120，且所述源漏掺杂区120位于栅极结构110两侧；位于所述隔离结构112上的介质结构130，所述介质结构130覆盖栅极结构110和源漏掺杂区120。

请参考图2，在所述介质结构130上形成图形化结构101。

请参考图3，以所述图形化结构101为掩膜，刻蚀所述介质结构130，在所述介质结构130内形成位于栅极结构110两侧的源漏凹槽121，所述源漏凹槽121暴露出源漏掺杂区120。

所述源漏凹槽121的顶部具有垂直于所述栅极结构110侧壁的第一尺寸；所述源漏凹槽121的底部具有垂直于所述栅极结构110侧壁的第二尺寸。

随着半导体器件尺寸的不断缩小，栅极结构110的尺寸趋于高而窄的设计方向，所述源漏凹槽的深宽比也随着相应增大。采用各向异性的干法刻蚀工艺刻蚀所述介质结构130，受刻蚀生成物的积聚影响，所形成的源漏凹槽121的第二尺寸小于第一尺寸，导致后续在所述源漏凹槽121内形成的源漏插塞与所述源漏掺杂区120之间的有效接触面积减小，从而使得两者之间的接触电阻过大，从而使得源漏插塞与源漏掺杂区120之间的寄生电阻增加，从而降低半导体器件的电学特性和稳定性。

为了解决上述技术问题，本发明提供了一种半导体结构的形成方法，包括：采用第一刻蚀工艺刻蚀介质结构，在所述介质结构内形成第一源漏凹槽，且第一源漏掺杂区位于所述第一源漏凹槽的底部；采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区，在所述第一源漏掺杂区内形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图20是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图4，提供基底，所述基底包括第一区a，位于所述第一区a上的第一栅极结构210，以及位于第一栅极结构210两侧的第一源漏掺杂区212。

在本实施例中，所述基底还包括第二区b，位于第二区b上的第二栅极结构220以及位于第二栅极结构220两侧的第二源漏掺杂区222。

所述第一区a和第二区b用于形成不同性能的器件。第一区a用于形成n型晶体管时，所述第二区b用于形成p型晶体管；第一区a用于形成p型晶体管时，所述第二区b用于形成n型晶体管。

在本实施例中，所述第一区a用于形成n型晶体管，所述第二区b用于形成p型晶体管；具体的，第一区a用于n型鳍式场效应晶体管，第二区b用于形成p型鳍式场效应晶体管。在其它实施例中，晶体管为平面式的mos晶体管。

本实施例中，基底包括半导体衬底200和位于半导体衬底200上的鳍部，所述鳍部包括第一鳍部211和第二鳍部221，第一鳍部211位于第一区a，第二鳍部221位于第二区b。在其它实施例中，基底为平面式的半导体衬底。

所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底200可以是单层结构，半导体衬底200也可以是复合结构，如绝缘体上硅；所述半导体衬底200还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底200的材料为单晶硅。

本实施例中，半导体衬底200上还具有覆盖第一鳍部211部分侧壁和第二鳍部221部分侧壁的隔离结构201，隔离结构201的顶部表面低于第一鳍部211和第二鳍部221的顶部表面。所述隔离结构201的材料包括氧化硅。

继续参考图4，形成位于所述第一区a上的第一栅极结构210以及位于第一栅极结构210两侧的第一源漏掺杂区212。

在本实施例中，还形成位于第二区b上的第二栅极结构220以及位于第二栅极结构220两侧的第二源漏掺杂区222。

本实施例中，所述第一掺杂区212的材料为掺杂有第一导电离子的硅，第一导电离子的导电类型为n型；所述第二掺杂区222的材料为掺杂有第二导电离子的硅锗，第二导电离子的导电类型为p型。

在另一实施例中，所述第二掺杂区222中还掺有阻挡离子，所述阻挡离子包括c离子、f离子或sb离子；所述阻挡离子能够阻挡后续形成的金属接触层的原子扩散。

第一栅极结构210横跨第一鳍部211、覆盖第一鳍部211的部分侧壁表面和部分顶部表面。第一栅极结构210包括横跨第一鳍部211的第一栅介质层213和位于第一栅介质层213上的第一栅电极层214。第二栅极结构220横跨第二鳍部221、覆盖第二鳍部221的部分侧壁表面和部分顶部表面。第二栅极结构220包括横跨第二鳍部221的第二栅介质层223和位于第二栅介质层223上的第二栅电极层224。第一栅介质层213位于第一区a隔离结构201部分表面、覆盖第一鳍部211的部分顶部表面和部分侧壁表面；第二栅介质层223位于第二区b隔离结构201部分表面、覆盖第二鳍部221的部分顶部表面和部分侧壁表面。

在本实施例中，所述第一栅介质层213还覆盖所述第一栅电极层214的侧壁；所述第二栅介质层223还覆盖所述第二栅电极层224的侧壁。

所述第一栅极结构210还包括覆盖所述第一栅介质层213侧壁的第一栅极侧墙(未图示)；所述第二栅极结构220还包括覆盖所述第二栅介质层223侧壁的第二栅极侧墙(未图示)。

所述第一栅介质层213和第二栅介质层223的材料为高k(k大于3.9)介质材料。所述第一栅电极层214和第二栅电极层224的材料为金属。

第一掺杂区212分别位于第一栅极结构210两侧的第一鳍部211内，第二掺杂区222分别位于第二栅极结构220两侧的第二鳍部221内。

请参考图5，在所述基底上形成介质结构230，所述介质结构230覆盖第一栅极结构210和第一源漏掺杂区212。

在本实施例中，所述介质结构230还覆盖所述第二栅极结构220和第二源漏掺杂区222。

所述介质结构230包括层间介质结构或顶层介质结构。

在一实施例中，所述介质结构230包括刻蚀停止层(未图示)和位于刻蚀停止层上的金属前介质层(未图示)。所述刻蚀停止层用以确定后续刻蚀工艺的终点，所述刻蚀停止层的材料包括氮化硅、氮氧化硅、碳化硅、掺氮碳化硅中的一种或多种组合；所述金属前介质层的材料包括碳掺杂氧化硅、有机硅酸盐玻璃(organosilicateglass，简称osg)、氟硅玻璃(flurosilicateglass，简称fsg)、磷硅玻璃(phosphosilicateglass，简称psg)中的一种或多种组合。在另一实施例中，为改善半导体结构的电学特性，所述金属前介质层采用多种不同应力类型和应力值的介质层叠加而成。

采用第一刻蚀工艺刻蚀所述介质结构，在所述介质结构内形成第一源漏凹槽，且所述第一源漏掺杂区位于所述第一源漏凹槽的底部。所述第一源漏凹槽的形成步骤包括：在所述介质结构上形成第一图形化结构，所述第一图形化结构定义出所述第一源漏凹槽的形状和位置；以所述第一图形化结构为掩膜，采用第一刻蚀工艺刻蚀所述介质结构。

以下结合图6至图8对第一源漏凹槽的形成过程进行说明。

请参考图6，在所述介质结构230上形成第一图形化结构240。

在本实施中，所述第一图形化结构240包括第一抗反射层242和位于第一抗反射层242上的光刻胶层243。

所述第一抗反射层242位于所述第一光刻胶层243的底部，用于在形成图形化的曝光过程中，降低曝光光波的反射光，改善驻波效应带来的分辨率下降的影响，提高图形质量。

所述第一抗反射层242的材料包括含硅底部抗反射材料；所述第一抗反射层242的形成工艺包括旋涂工艺或沉积工艺，其厚度范围可以为500埃～5000埃。

在本实施例中，在形成所述第一图形化结构240之前，在所述介质结构230上形成初始牺牲膜241。

所述初始牺牲膜241的材料包括有机高分子材料，有机高分子材料的流动性好，使得所述初始牺牲膜241的平坦性良好；所述初始牺牲膜241的形成工艺包括旋涂工艺；所述旋涂工艺保证初始牺牲膜241良好的平坦性以及填充性。

在本实施例中，所述初始牺牲膜241的材料为纳米纤丝纤维素。

请参考图7，以所述第一图形化结构240为掩膜，刻蚀所述介质结构230，在所述介质结构230内形成第一源漏凹槽251，且所述第一源漏掺杂区212位于所述第一源漏凹槽251的底部。

在本实施例中，以所述第一图形化结构240为掩膜，还形成第三源漏凹槽261，且第二源漏掺杂区222位于所述第三源漏凹槽261的底部。

采用第一刻蚀工艺形成所述第一源漏凹槽251，所述第一刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。

在本实施例中，所述第一源漏凹槽251贯穿所述介质结构230，且暴露出所述第一源漏掺杂区212；所述第三源漏凹槽261贯穿所述介质结构230，且暴露出所述第二源漏掺杂区222。

在另一实施例中，所述第一刻蚀工艺还对所述第一源漏掺杂区212进行过刻，所述第一源漏凹槽暴露出所述第一源漏掺杂区；且所述第一源漏凹槽的底表面低于所述第一掺杂区的顶表面的距离为30埃～70埃。所述距离选择此范围的意义包括：若第一源漏凹槽的底表面高于第一掺杂区的顶表面，则后续第二刻蚀工艺还需要去除第一源漏凹槽底部的介质结构，增加了后续第二刻蚀工艺的难度；若第一源漏凹槽的底表面低于第一掺杂区的顶表面之间的距离过大，则第一刻蚀工艺对介质结构的过刻量加大，造成第一源漏凹槽的侧向刻蚀，缩短了第一源漏凹槽与第一栅极结构的间距，增大了漏电流的风险。

请参考图8，去除所述第一图形化结构240(如图7所示)。

在本实施例中，去除所述第一图形化结构240的同时，还去除位于所述第一图形化结构240底部的初始牺牲膜241(如图7所示)。

采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区，在所述第一源漏掺杂区内形成第二源漏凹槽，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。所述第二源漏凹槽的形成步骤包括：在所述介质结构上形成第二图形化结构，所述第二图形化结构定义出所述第二源漏凹槽的形状和位置；以所述第二图形化结构为掩膜，采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽底部的第一源漏掺杂区。

在本实施例中，所述第二源漏凹槽的形成步骤还包括：在形成第二图形化结构之前，在所述介质结构上形成填充所述第一源漏凹槽的第一牺牲膜，所述第二图形化结构位于所述第一牺牲膜上。

以下结合图9至图14对第二源漏凹槽的形成过程进行说明。

请结合参考图9和图10，图9是沿图10中切割线p-p1的结构示意图，图10是沿图9中切割线m-m1的结构示意图，在所述介质结构230上形成第二图形化结构270，所述第二图形化结构270定义出第二源漏凹槽的形状和位置。

所述第二图形化结构270具有第一源漏转印凹槽271、第一栅极转印凹槽272，且所述第一源漏转印凹槽271的底部为第一源漏凹槽251(如图8所示)，所述第一栅极转印凹槽272的底部为第一栅极结构210。

在本实施中，所述第二图形化结构270还具有第二源漏转印凹槽273，所述第二源漏转印凹槽273的底部为第三源漏凹槽261(如图8所示)；所述第二图形化结构270还具有第二栅极转印凹槽274，所述第二栅极转印凹槽274的底部为第二栅极结构220。

在本实施中，在形成第二图形化结构270之前，在所述介质结构230上形成填充所述第一源漏凹槽251的第一牺牲膜262；所述第一牺牲膜262还填充第三源漏凹槽261。

在后续形成第二源漏凹槽的过程中，通过控制第一牺牲膜262的刻蚀面积，调节干刻刻蚀过程中的等离子体的密度，降低刻蚀终点的抓取难度，精确控制第二源漏凹槽的刻蚀深度。具体的，所述第二图形化结构270上不包括第二源漏转印凹槽273时，由于刻蚀面积减小而使得刻蚀过程中的等离子体密度增大，刻蚀第一牺牲膜262所产生的聚合物成分减少，便于刻蚀终点的控制，减少刻蚀时间波动带来的过刻蚀的风险。

所述第一牺牲膜262的材料包括高分子有机材料；所述第一牺牲膜262的材料和形成工艺同前述实施例的初始牺牲膜241，在此不再赘述。

所述第二图形化层结构270包括第二抗反射层272和位于第二抗反射层272上的第二光刻胶层273；所述第二抗反射层272的材料和形成工艺同前述实施例的第一抗反射层242，在此不再赘述。

所述第二光刻胶层273的材料和形成工艺同前述实施例的第一光刻胶层243，在此不再赘述。

请结合参考图11和图12，图11是图9基础上的结构示意图，图12是图10基础上的结构示意图，以所述第二图形化结构270为掩膜，采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽251底部的第一源漏掺杂区212，在所述第一源漏掺杂区212内形成第二源漏凹槽281，且所述第二源漏凹槽281位于所述第一源漏凹槽251的底部。

通过先刻蚀所述介质结构230形成第一源漏凹槽251，由此减少刻蚀生成物的组份，便于第一刻蚀工艺的刻蚀终点的抓取，降低所述第一刻蚀工艺的刻蚀难度；再采用第二刻蚀工艺刻蚀位于所述第一源漏凹槽251底部的第一源漏掺杂区212，在所述第一源漏掺杂区212内形成第二源漏凹槽281，且所述第二源漏凹槽281位于所述第一源漏凹槽251的底部，所述第二刻蚀工艺增加后续形成的第一源漏插塞与第一源漏掺杂区212之间的接触面积，降低了两者之间的接触电阻，避免第一源漏插塞与第一源漏掺杂区212之间的接触不良，提高半导体结构的电学特性。

采用第二刻蚀工艺形成第二源漏凹槽281；所述第二刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。

在一实施例中，第一刻蚀工艺还对所述第一源漏掺杂区212进行过刻，所述第一源漏凹槽暴露出所述第一源漏掺杂区；所述第二刻蚀工艺采用湿法刻蚀工艺形成所述第二源漏凹槽281，所述湿法刻蚀工艺采用的刻蚀溶液包括四甲基氢氧化铵溶液或氨水，刻蚀溶液的温度为25℃至75℃；所述四甲基氢氧化铵(tmah)作为刻蚀溶液具有刻蚀速率高的优点，同时所形成的第二源漏凹槽281的侧壁以及底部具有良好的光滑度，更重要的是，由于其具有良好的晶向选择性，随着第二源漏凹槽的深宽比增大，其对第二源漏凹槽底部的横向刻蚀，从而提高所述第二源漏凹槽的侧壁垂直度。

在本实施例中，所述第二刻蚀工艺的工艺步骤包括：采用干法刻蚀工艺刻蚀所述第一源漏掺杂区212，形成初始第二源漏凹槽(未图示)；再采用湿法刻蚀工艺刻蚀所述初始第二源漏凹槽的内壁，形成所述第二源漏凹槽281。所述干法刻蚀工艺的工艺参数包括：工艺气体包括hbr、hcl和cf4中的一种或多种气体，载气为ar或n2。所述湿法刻蚀工艺采用的刻蚀溶液包括四甲基氢氧化铵溶液或氨水，刻蚀溶液的温度为25℃至75℃。

在本实施例中，所述第二刻蚀工艺还刻蚀所述介质结构230，在所述介质结构230内形成第一栅极凹槽282和第二栅极凹槽284，所述第一栅极凹槽282暴露出第一栅极结构210，所述第二栅极凹槽284暴露出第二栅极结构220。

在本实施例中，所述第二刻蚀工艺在刻蚀所述介质结构230和第一源漏掺杂区212之前，还刻蚀所述第二抗反射层272和所述第一牺牲膜262；在形成所述第二源漏凹槽281的过程中，所述第二刻蚀工艺还刻蚀位于所述第三源漏凹槽261底部的第二源漏掺杂区222，在所述第二源漏掺杂区222内形成第四源漏凹槽283，且所述第四源漏凹槽283位于所述第三源漏凹槽261的底部。

在一实施例中，在采用第二刻蚀工艺形成所述第二源漏凹槽281和第一栅极凹槽282之后，对所述第二源漏凹槽281和第一栅极凹槽282进行等离子体清洗，用于清除在第二刻蚀工艺过程中产生的聚合物。所述等离子体清洗工艺的工艺气体包括氮气。在另一实施例中，所述清洗工艺的工艺气体还包括氢气。

请结合参考图13和图14，图13是图11基础上的结构示意图，图14是图12基础上的结构示意图，去除所述第二图形化结构270(如图11和图12所示)。

在本实施例中，在去除所述第二图形化结构270的过程中，还去除所述第一牺牲膜262(如图11和图12所示)。

在本实施例中，还包括：在所述第一源漏凹槽、第二源漏凹槽内形成第一源漏插塞；在所述第一栅极凹槽内形成第一栅极插塞。

请结合参考图15至图17，图15是图13基础上的结构示意图，且也是沿图17中切割线q-q1的结构示意图，图16是图14基础上的结构示意图，图17是沿图15中切割线n-n1的结构示意图，在所述第一源漏凹槽251、第二源漏凹槽281内形成第一源漏插塞291；在所述第一栅极凹槽282内形成第一栅极插塞292。

所述第一源漏插塞291和第一栅极插塞292的形成步骤包括：在所述介质结构230上形成插塞材料层，且所述插塞材料层填充所述第一源漏凹槽251、第二源漏凹槽281、以及第一栅极凹槽282；平坦化所述插塞材料层，直至暴露出所述介质结构。

所述插塞材料层的材料为金属，包括钨。

所述插塞材料层的形成工艺包括沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在另一实施例中，在形成插塞材料层之前，还在所述介质结构230上形成金属接触层和位于金属接触层上的阻挡层，所述金属接触层覆盖所述第一源漏凹槽251的侧壁和底部、第二源漏凹槽281的侧壁和底部、以及第一栅极凹槽282的侧壁和底部。所述金属接触层用于第一源漏插塞291和所述第一源漏掺杂区212之间、第一栅极插塞292和所述第一源漏掺杂区212之间形成欧姆接触；所述阻挡层位于金属接触层和所述插塞材料层之间，所述阻挡层通常由难熔金属及其合金组成，具体的，采用钛膜和位于钛膜上的氮化钛组成。所述钛膜对氧具有一定的溶解能力，因此其与下层的金属接触层直接接触，用于还原金属接触层的表面，以此减小接触电阻，而氮化钛膜则可以抑制或阻止插塞材料层的扩散。

在本实施例中，还包括：在所述第三源漏凹槽261、第四源漏凹槽283内形成第二源漏插塞293，在所述第二栅极凹槽284内形成第二栅极插塞294。

所述第一源漏插塞291包括位于第二源漏凹槽281内的第一源漏插塞底区295和位于第一源漏凹槽251内的第一源漏插塞顶区296；所述第一源漏插塞顶区296具有垂直于所述第一栅极结构210侧壁的第一尺寸，所述第一源漏插塞底区295具有垂直于所述第一栅极结构210侧壁的第二尺寸，所述第二尺寸小于所述第一尺寸。

所述第二源漏凹槽281位于所述第一源漏掺杂区212内，增大第一源漏插塞291与第一源漏掺杂区212的接触面积，降低两者之间的接触电阻，提高半导体结构的电学特性；同时，通过调整第二尺寸，使得第一源漏插塞291与第一掺杂区212的之间的接触电阻匹配半导体结构的驱动电压，由此提高半导体结构的电学特性。

在本实施例中，还在第二源漏凹槽283内形成第二源漏插塞293，在所述第二栅极凹槽284内形成二栅极插塞294；且所述第二源漏插塞293包括位于第二源漏掺杂区222内的第二源漏插塞底区297和位于所述第二源漏插塞底区297上的第二源漏插塞顶区298，且所述第二源漏插塞顶区298贯穿所述介质结构。所述第二源漏插塞顶区313具有垂直于所述第二栅极结构220延伸方向的第三宽度，所述第二源漏插塞底区297具有垂直于所述第二栅极结构220延伸方向的第四宽度，所述第四宽度小于所述第三宽度。

在本实施例中，所述第一栅极结构的两侧分别具有若干第一源漏掺杂区，采用所述第一刻蚀工艺还形成若干第一源漏凹槽；采用所述第二刻蚀工艺还形成若干第二源漏凹槽；形成若干位于所述第一源漏凹槽、第二源漏凹槽内的第一源漏插塞；所述的半导体结构的形成方法还包括：在所述介质结构上形成金属互联层，所述金属互联层使位于所述第一栅极结构同侧的第一源漏插塞实现电连接。

请结合参考图18至20，图18是图15基础上的结构示意图，图19是图17基础上的结构示意图，图20是金属互联层320和第一栅极结构210的俯视示意图，在所述介质结构230上形成金属互联层320，所述金属互联层320使位于所述第一栅极结构210同侧的第一源漏插塞291实现电连接。

需要说明的是，图20仅体现出本实施例中金属互联层320和第一栅极结构210。

在一实施例中，所述金属互联层320还使位于第一栅极结构210两侧的第一源漏插塞291实现电连接；在另一实施例中，所述金属互联层320还使位于第一栅极结构210两侧的第一源漏插塞291实现隔行电连接。

在本实施例中，所述金属互联层320还使所述第二栅极结构220同侧的第二源漏插塞293实现电连接。

在一实施例中，所述金属互联层还使位于第二栅极结构220两侧的第一源漏插塞293实现电连接；在另一实施例中，所述金属互联层还使位于第二栅极结构220两侧的第一源漏插塞293实现隔行电连接。

相应的，本实施例还提供一种半导体结构，请结合参考图18至20，包括：基底，所述基底包括第一区a，位于所述第一区a上的第一栅极结构210；位于第一栅极结构210两侧的第一源漏掺杂区212；位于基底、第一源漏掺杂区212和第一栅极结构210上的介质结构230；位于所述介质结构230内的第一源漏凹槽(未图示)；位于所述第一源漏掺杂区212内的第二源漏凹槽(未图示)，且所述第二源漏凹槽位于所述第一源漏凹槽的底部。

所述半导体结构还包括：位于所述第一源漏凹槽和第二源漏凹槽内的第一源漏插塞291，且所述第一源漏插塞291包括位于第二源漏凹槽281内的第一源漏插塞底区295和位于第一源漏凹槽251内的第一源漏插塞顶区296；所述第一源漏插塞顶区296具有垂直于所述第一栅极结构210侧壁的第一尺寸，所述第一源漏插塞底区295具有垂直于所述第一栅极结构210侧壁的第二尺寸，所述第二尺寸小于所述第一尺寸。

所述半导体结构还包括：位于所述介质结构230内的第一栅极凹槽(未图示)，所述第一栅极凹槽暴露出第一栅极结构；位于所述第一栅极凹槽内的第一栅极插塞292。

所述第一插塞291和第一栅极插塞292的尺寸和结构均参考前述实施例。

在本实施例中，所述第一栅极结构210的两侧还分别具有若干第一源漏掺杂212、若干位于所述介质结构230内的第一源漏凹槽(未图示)、若干位于所述第一源漏掺杂区内的第二源漏凹槽(未图示)、以及若干位于所述第一源漏凹槽和第二源漏凹槽内的第一源漏插塞291；所述半导体结构还包括：位于所述介质结构230上的金属互联层320，所述金属互联层320使位于所述第一栅极结构210同侧的第一源漏插塞291实现电连接。

在一实施例中，所述金属互联层320还使位于第一栅极结构210两侧的第一源漏插塞291实现电连接；在另一实施例中，所述金属互联层320还使位于第一栅极结构210两侧的第一源漏插塞291实现隔行电连接。

在本实施例中，所述金属互联层320还使所述第二栅极结构220同侧的第二源漏插塞293实现电连接。在另一实施例中，所述金属互联层还使位于第二栅极结构220两侧的第一源漏插塞293实现隔行电连接。

所述金属互联层320的尺寸和结构均参考前述实施例。

在本实施例中，所述基底还包括第二区b，位于第二区b上的若干第二栅极结构220以及位于第二栅极结构220两侧的第二源漏掺杂区222；所述介质结构230还位于所述第二源漏掺杂区222和第二栅极结构220上；位于所述介质结构内的第二源漏凹槽(未图示)；位于所述第二源漏掺杂区内的第四源漏凹槽(未图示)，且所述第四源漏凹槽位于所述第二源漏凹槽的底部。

所述第二源漏插塞293包括位于第二源漏掺杂区222内的第二源漏插塞底区297和位于所述第二源漏插塞底区297上的第二源漏插塞顶区298，且所述第二源漏插塞顶区298贯穿所述介质结构。所述第二源漏插塞顶区313具有垂直于所述第二栅极结构220延伸方向的第三宽度，所述第二源漏插塞底区297具有垂直于所述第二栅极结构220延伸方向的第四宽度，所述第四宽度小于所述第三宽度。

位于所述介质结构230内的第二栅极凹槽(未图示)，所述第二栅极凹槽暴露出第二栅极结构；位于所述第二栅极凹槽内的第二栅极插塞294。

所述第二源漏插塞293和第二栅极插塞294的尺寸和结构均参考前述实施例。

在本实施例中，所述金属互联层320还使所述第二栅极结构220同侧的第二源漏插塞293实现电连接。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。