重布线层的测试方法与流程

本发明涉及一种在半导体装置工艺中的测试方法，尤其涉及一种测试重布线层的方法。

背景技术

基于可携式电子装置的广泛使用，可携式电子装置中所需要内建的功能越来越多，市场上所需的电子装置不仅要效能佳，还需要轻薄短小，为了满足市场需求，采用一种新的制法是将重布线层(redistributionlayer，rdl)直接施加在硅芯片和有机化合物的组合物的表面，重布线层由金属线及通孔所组成的层状物，其提供用以自芯片的接脚传送电力或信号至封装体外部的路径，一般而言，集成电路装置需要高i/o数来实现高性能。然而，对于固定的芯片尺寸来说，芯片的面积可能不足以提供空间给大量的i/o数使用，此问题可通过重布线层加以解决，同时，由于缩短了传送路径，故性能预计会更好、且耗能更低。

有几种方法可以执行该种技术，其中一种为所谓的「后芯片(chip-last)」工艺，后芯片封装的工艺顺序，先将重布线层成形在载体上，再将芯片结合于重布线层上。在后芯片工艺中，由于电路的不完整性，在芯片结合之前无法确定重布线层的电性，因此，若良好的芯片结合于有缺陷的重布线层上，则会浪费该良好的芯片，因而导致产量损失并增加生产成本。基于有缺陷的重布线层只能在芯片结合于其上后加以确定，所以在不清楚其品质的前提下，将良好的芯片结合在重布线层上是具有风险的。

技术实现要素：

有鉴于此，本发明的目的在于针对工艺中无法在结合芯片前获知重布线层的电性进行改良。

为达到上述的发明目的，本发明所采用的技术手段为创作一种重布线层的测试方法，其中包括：

成形一导电层于一载体的第一表面的第一区域上；

成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；

于该重布线层上执行一断路测试及一短路测试。

本发明所采用的另一手段为创作一种重布线层的测试方法，其中包括：

成形一导电层于一载体的第一表面的第一区域上；

成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；

于该重布线层上执行一断路测试及一短路测试；

成形一后续重布线层于先前的重布线层上；

于该后续重布线层上执行一断路测试及一短路测试；

判断是否要成形下一接续重布线层，若是，则回到成形一后续重布线层的步骤。

本发明的优点在于，通过导电层与重布线层所构成的封闭回路，可在芯片未结合前先测试重布线层的电性，则确保后续使用良好的重布线层与芯片相结合，以避免将良好的芯片结合于损坏的重布线层上，而浪费良好的芯片。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明的第一实施例流程图；

图2a至2e为本发明的导电层实施为不同图案的示意图；

图3为本发明的成形导电层时的流程图；

图4a至4f、图5及图6为本发明的各步骤进行时的结构剖面图；

图7为本发明在测试后续重布线层时的结构剖面图；

图8及9为本发明在进行转移结合工艺的结构剖面图；

图10为本发明的第二实施例流程图。

其中，附图标记

10、10a、10b、10c、10d导电层

20载体201第一表面

21、21a、21b、21c、21d第二区域

22第一区域30黏着层

40光阻层50重布线层

51子层52子层

60测试工具70辅助载体

71辅助黏着层

具体实施方式

以下配合附图及本发明的实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段，其中附图已被简化以仅为了说明目的，而通过描述本发明的元件和组件之间的关系来说明本发明的结构或方法发明，因此，图中所示的元件不以实际数量、实际形状、实际尺寸以及实际比例呈现，尺寸或尺寸比例已被放大或简化，藉此提供更好的说明，已选择性地设计和配置实际数量、实际形状或实际尺寸比例，而详细的元件布局可能更复杂。

请参阅图1所示，本发明的重布线层的测试方法包含以下步骤：成形一导电层于一载体的第一区域上(s1)、成形一重布线层于该导电层及该载体的第二区域上(s2)、于该重布线层上执行一断路测试及一短路测试(s3)。

请参阅图1所示，导电层成形于载体的第一表面的第一区域上(s1)，且导电层排列为一预设图案，该导电层可排列成不同图案且可覆盖于载体的第一表面的不同区域上。如图2a所示，在一实施例中，导电层10a随机成形于载体的第一表面上，且相较于载体的第一表面上的第二区域21a而言，覆盖了较小的面积；在如图2b所示，在一实施例中，导电层10b成形于载体的第一表面的中心处，且相较于载体的第一表面上的第二区域21b而言，覆盖了较小的区域；如图2c所示，在一实施例中，导电层10c呈连续设置，且其与载体的第一表面上的第二区域21c所覆盖的面积大小相同，导电层10c覆盖载体的第一表面上的一半；如图2d所示，在一实施例中，导电层10d设置为多个部分，且其与载体的第一表面上的第二区域21d所覆盖的面积大小相同，导电层10d覆盖载体的第一表面上的一半，导电层10d的多个部分分散设置，且与载体的第一表面上的第二区域21d交错设置；如图2e所示，在一实施例中，导电层10c、10d排列成不同图案以覆盖载体的第一表面上的不同位置。在前述实施例中，载体的第一区域及第二区域可互换，而相较于第二区域而言，第一区域可覆盖较大面积。

请参阅图1、3及4a至4f所示，导电层10成形于载体20的第一表面201的第一区域22上(s1)可包含以下步骤，但不限于此：

施以一黏着层30于载体20上(s11)(如图4a所示)：将一黏着层30施加于载体20的第一表面201上。

成形导电层10于黏着层30上(s12)(如图4b所示)：将导电层10成形于黏着层30上。在一实施例中，所述导电层10沉积于黏着层30上。在一实施例中，所述导电层10为金属所制，如钛(titanium，ti)、钛钨(titanium-tungsten，tiw)、钛铜(titanium-copper，ticu)、或其他可做为黏着或晶种层的金属。

涂布一光阻层40于导电层10上(s13)(如图4c所示)：将一光阻层40涂布于导电层10上。

执行一微影工艺于光阻层40上，以使位于第二区域21的导电层10外露(s14)(如图4d所示)：光阻层40通过一光罩在一显影射线下进行曝光，藉此移除载体20的第一表面201的第二区域21上的光阻层40。

蚀刻第二区域21上的导电层10(s15)(如图4e所示)：蚀刻位于载体20的第一表面201的第二区域21上的导电层10，藉此保留位于载体20的第一表面201的第一区域22上的导电层10。

剥除第一区域22上的光阻层40(s16)(如图4f所示)：将仍保留在载体20的第一表面201的第一区域22上的光阻层40剥除，以使位于第一区域22上的导电层10外露。

请参阅图1及图5所示，当导电层10成形于载体20上之后，将重布线层50成形于载体20的第一表面201的第一区域22及第二区域21上(s2)，重布线层50可藉由溅镀(sputtering)、图案化蚀刻(patternedetching)、图案化电镀(patternedelectricalplating)、或掀离(lift-off)工艺来加以成形之。

请参阅图1及图6所示，当重布线层50成形于载体20的第一表面201的第一区域22及第二区域21上之后，于重布线层50上执行断路测试及短路测试(s3)，重布线层50电连接于一测试工具60，藉以于位在第一区域22上的重布线层50执行断路测试，并于位在第二区域21上的重布线层50执行短路测试。

由于测试工具60与位于第一区域22上的重布线层50构成一封闭的回路，故若重布线层50正确设置，则在断路测试过程中将会呈现有负载的状态；又，由于测试工具60与位于第二区域21上的重布线层50构成一开启的回路，故若重布线层50设置正确，则在短路测试过程中将不会有负载呈现。因此，在重布线层50上执行断路测试及短路测试之后，可确定重布线层50是否正确设置或具有缺陷。进一步而言，由于导电层10可排列为不同图案，且可覆盖载体20的第一表面201上的不同区域，于重布线层50上的不同部分执行断路测试及短路测试，藉以随机测试重布线层50的品质。

在一实施例中，断路测试与短路测试同时执行；在另一实施例中，断路测试与短路测试不同时执行。

请进一步参阅图7所示，重布线层50可包含多个子层51、52，可在每一子层51、52成形后均执行断路测试及短路测试，藉此可在每一子层51、52成形后确认每一子层51、52的品质。

请参阅图8及图9所示，由于导电层10仅是用来与重布线层50在断路测试中构成封闭回路之用、且并非半导体封装元件的一部分，故当执行完断路测试及短路测试后，可将导电层10移除。重布线层50具有位于相异侧的第一表面及第二表面，重布线层50的第二表面已与载体20及导电层10相结合。一转移结合(transferbonding)工艺用来将重布线层50结合于一辅助载体70上并移除导电层10，施以具有辅助黏着层71的辅助载体70于重布线层50的第一表面上，再将载体20及导电层10移除以使重布线层50的第二表面外露，因此，重布线层50的第二表面可用以在后续的工艺中与芯片结合。在一实施例中，在载体20被分离后，导电层10可单独藉由蚀刻(etching)、抛光(polishing)、或研磨(grinding)等工艺加以移除；在另一实施例中，载体20与导电层10可同时通过研磨工艺加以移除。研磨工艺亦可用来确保当载体20与导电层10被移除后的表面平整度。

由于导电层10设置在载体20的第一表面201的第一区域22上，且未设置在载体20的第一表面201的第二区域21上，故当导电层10移除后，重布线层50的第二表面上相对于第一区域22之处会较重布线层50的第二表面上相对于第二区域21之处来的低，然而，由于导电层10的厚度不足以影响后续工艺，故重布线层50上的高度差不会影响后续工艺。

请参阅图10所示，本发明的重布线层的测试方法的另一实施例包含以下步骤：成形一导电层于一载体的第一区域上(s41)；成形一重布线层于位在第一区域的该导电层上及载体的第二区域上(s42)；于该重布线层上执行一断路测试及一短路测试(s43)；成形一后续重布线层于先前的重布线层上(s44)；于该接续重布线层上执行一断路测试及一短路测试(s45)；判断是否要成形下一接续重布线层(s46)；若否，则执行一转移结合工艺(s47)以移除载体及导电层；若是，则回到步骤s44。因此，当设置多个重布线层时，针对每一层重布线层均进行断路测试及短路测试，以确定每一重布线层的品质。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。