本发明涉及非易失性存储单元(nvm)领域，特别是一种可提高写入效能的单次写入(otp)存储单元。
背景技术
非易失性存储单元(nonvolatilememorycell,nvm)是一种存储器，其即使在没有被提供电力的情况下也可以保存其贮存的信息。一些实施例包括磁性设备、光学盘片、闪存和其他半导体存储器。根据写入次数限制，非易失性存储单元组件分为多次写入(multi-timeprogrammable,mtp)存储器和单次写入(one-timeprogrammable,otp)存储器。
通常，mtp存储器可以多次写入，并且可以多次修改mtp存储器的存储数据。相反地，otp存储器可以被写入一次。otp存储器可以分为两种类型，例如，熔丝型otp存储器和逆熔丝型otp存储器。
技术实现要素：
本发明的目的是提供一可提高写入效能的单次写入(otp)存储单元。
根据本发明一实施例，本发明提出一种非易失性存储单元，包含一硅衬底，具有一第一导电型，其中硅衬底包含一有源区域，被一沟道绝缘区域围绕；一选择栅极晶体管、一跟随栅极晶体管及一逆熔丝可变电容，耦合串接在有源区域上，其中跟随栅极晶体管设置在选择栅极晶体管与逆熔丝可变电容中间；一第一离子井，具有第一导电型，设于有源区域，其中跟随栅极晶体管与第一离子井部分重叠；以及一第二离子井，具有第一导电型，设于有源区域并与第一离子井相连，其中第二离子井的掺杂浓度小于第一离子井的掺杂浓度。
根据本发明一实施例，选择栅极晶体管包括一字线栅极、字线栅极与有源区域之间的一选择栅极氧化层、设置在字线栅极一侧的一源极掺杂区域、设置在字线栅极另一侧的一第一源极/漏极掺杂区域、耦合到源极掺杂区域的一第一源极/漏极延伸区域、耦合到第一源极/漏极掺杂区域的一第二源极/漏极延伸区域，及第一源极/漏极延伸区域与第二源极/漏极延伸区域之间的一选择栅极通道。
根据本发明一实施例，源极掺杂区域与第一源极/漏极掺杂区域具有一第二导电型，第二导电型与第一导电型相反。
根据本发明一实施例，源极掺杂区域与第一源极/漏极掺杂区域皆设置在第一离子井内。
根据本发明一实施例，跟随栅极晶体管包括一跟随栅极、跟随栅极与有源区域之间的一跟随栅极氧化层、设置在跟随栅极一侧的第一源极/漏极掺杂区域、设置在跟随栅极另一侧的一第二源极/漏极掺杂区域、耦合到第一源极/漏极掺杂区域的一第三源极/漏极延伸区域、耦合到第二源极/漏极掺杂区域的一第四源极/漏极延伸区域，及第三源极/漏极延伸区域与第四源极/漏极延伸区域之间的一跟随栅极通道。
根据本发明一实施例，第一源极/漏极掺杂区域与耦合到第一源极/漏极掺杂区域的第三源极/漏极延伸区域设置在第一离子井内。
根据本发明一实施例，第二源极/漏极掺杂区域与耦合到第二源极/漏极掺杂区域的第四源极/漏极延伸区域设置在第二离子井内。
根据本发明一实施例，第二源极/漏极掺杂区域具有第二导电型。
根据本发明一实施例，跟随栅极通道是由部分第一离子井与部分第二离子井所构成。
根据本发明一实施例，逆熔丝可变电容包括一逆熔丝栅极、逆熔丝栅极与有源区域之间的一逆熔丝栅极氧化层、设置在逆熔丝栅极一侧的该第二源极/漏极掺杂区域、设置在逆熔丝栅极另一侧的一漏极掺杂区域、耦合到第二源极/漏极掺杂区域的一第五源极/漏极延伸区域、耦合到漏极掺杂区域的一第六源极/漏极延伸区域。
根据本发明一实施例，逆熔丝栅极正下方，第五源极/漏极延伸区域与第六源极/漏极延伸区域相衔接。
根据本发明一实施例，第二源极/漏极掺杂区域、第五源极/漏极延伸区域、第六源极/漏极延伸区域与漏极掺杂区域设置在第二离子井内。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1是根据本发明一实施例的包括两个示例性单层多晶硅非易失性存储单元c1及c2的一部分的示意性布局图；
图2是沿图1的切线i-i’截取的示意性剖面图；
图3是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图；
图4是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图；
图5是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图；
图6是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图。
须注意的是所有附图均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
其中，附图标记说明如下：
c1非易失性存储单元
c2非易失性存储单元
1存储器数组
100中心虚线
10衬底
120沟道绝缘(sti)区域
101有源区域
11选择栅极晶体管
12跟随栅极晶体管
13逆熔丝可变电容
131第一离子井
132第二离子井
mv中电压
wl字线
121字线栅极
141选择栅极氧化层
l1栅极长度
111源极掺杂区域
112第一源极/漏极掺杂区域
e1第一源极/漏极延伸区域
e2第二源极/漏极延伸区域
ch1选择栅极通道
bl位线
122跟随栅极
fl跟随栅极线
142随栅极氧化层
l2栅极长度
143逆熔丝栅极氧化层
113第二源极/漏极掺杂区域
e3第三源极/漏极延伸区域
e4第四源极/漏极延伸区域
ch2跟随栅极通道
123逆熔丝栅极
153间隙壁
l3栅极长度
114漏极掺杂区域
e5第五源极/漏极延伸区域
e6第六源极/漏极延伸区域
130离子井
lvpw低电压p井
dnw深n井
210深离子井
20硅覆绝缘(soi)衬底
具体实施方式
借由接下来的叙述及所提供的众多特定细节，可充分了解本发明。然而对于本领域中的技术人员，在没有这些特定细节下依然可实行本发明。并且，一些此领域中公知的系统配置和工艺步骤并未在此详述，因为这些应是本领域中的技术人员所熟知的。
同样地，实施例的附图为示意图，并未照实际比例绘制，为了清楚呈现而放大一些尺寸。在此公开和描述的多个实施例中若具有共通或类似的某些特征时，为了方便附图及描述，类似的特征通常会以相同的标号表示。
本发明是关于能够维持较高写入电压(vpp)的低电压nmos逆熔丝存储单元。低电压nmos逆熔丝存储单元是单层多晶硅非易失性存储单元，并且可以用作改善写入性能的单次性写入(otp)存储单元。根据本发明一实施例，低电压nmos逆熔丝存储单元可以制造在主体硅衬底上。在另一个实施例中，低电压nmos逆熔丝存储单元可以制造在硅覆绝缘(soi)衬底上。
请参考图1及图2。图1是根据本发明一实施例的包括两个示例性单层多晶硅非易失性存储单元c1及c2的一部分的示意性布局图。图2是沿图1的切线i-i’截取的示意性剖面图。如图1及图2所示，存储器数组1包含由虚线表示的至少两个单层多晶硅非挥发性记忆(nvm)胞c1和c2。根据本发明一实施例，nvm胞c1和nvm胞c2是以中心虚线100彼此镜像对称。根据本发明一实施例，nvm胞c1和nvm胞c2可以共享一个共享源极掺杂区域111，但不限于此。
应理解的是，存储器数组1包括多个存储单元。为了简化，图中仅例示nvm胞c1和nvm胞c2。
nvm胞c1和nvm胞c2可以制造在具有第一导电型，例如p型的主体硅衬底10上。根据本发明一实施例，主体硅衬底10可以是p型掺杂硅衬底。根据本发明一实施例，可以在由沟道绝缘(sti)区域120围绕的硅衬底10的条形有源区域101上制造nvm胞c1和nvm胞c2。
例如，根据本发明一实施例，nvm胞c1包括在有源区域101上耦合串接的选择栅极晶体管11、跟随栅极晶体管12和逆熔丝可变电容13，其中，跟随栅极晶体管13设置在选择栅极晶体管11与逆熔丝可变电容13中间。
如图2所示，nvm胞c1包含在有源区域101中具有第一导电型的第一离子井131和在有源区域101中具有第一导电型的第二离子井132。第二离子井132与第一离子井131相连。根据本发明一实施例，跟随栅极晶体管12与第一离子井131部分重叠。根据本发明一实施例，跟随栅极晶体管12也与第二离子井132部分重叠。
根据本发明一实施例，第二离子井132的掺杂浓度小于第一离子井131的掺杂浓度。例如，第二离子井132可以是一中电压p井(mvp井或mvpw)，其通常用于逻辑核心电路区域并且可具有约1e10atoms/cm3的掺杂浓度。例如，第一离子井131可以是通常在逻辑核心电路区域使用的低电压p井(lvp井或lvpw)，并且可以具有约1e11atoms/cm3的掺杂浓度。
根据本发明一实施例，选择栅极晶体管11设置在第一离子井131内。根据本发明一实施例，逆熔丝可变电容13设置在第二离子井132内。
根据本发明一实施例，选择栅极晶体管11包含一字线栅极121，耦合到存储器数组1中的字线wl；以及一选择栅极氧化层141，设置在字线栅极121与有源区域101之间。根据本发明一实施例，可以在字线栅极121的每个侧壁上设置一间隙壁151。如图1所示，字线栅极121可以具有一栅极长度l1。
根据本发明一实施例，选择栅极晶体管11可以具有与在低电压核心电路中使用的低电压核心装置相同的晶体管结构，但不限于此。根据本发明另一实施例，选择栅极晶体管11可以具有与在中电压输入/输出(i/o)电路中使用的中压i/o装置相同的晶体管结构，但不限于此。
根据本发明一实施例，选择栅极晶体管11还包括设置在字线栅极121一侧的一源极掺杂区域111、设置在字线栅极121另一侧上的第一源极/漏极掺杂区域112、耦合到源极掺杂区域111的第一源极/漏极延伸区域e1，诸如nldd、耦合到第一源极/漏极掺杂区域112的第二源极/漏极延伸区域e2，诸如nldd，和在第一源极/漏极延伸区域e1和第二源极/漏极延伸区域e2之间的选择栅极通道ch1。
根据本发明一实施例，源极掺杂区域111和第一源极/漏极掺杂区域112可具有第二导电型，其中第二导电型与第一导电型相反。例如，源极掺杂区域111和第一源极/漏极掺杂区域112可以是n+掺杂区域。根据本发明一实施例，选择栅极晶体管11是nmos晶体管。
根据本发明一实施例，源极掺杂区域111电连接至一位线bl。根据本发明一实施例，在写入或读取操作期间，第一源极/漏极掺杂区域112是电浮置的。
根据本发明一实施例，跟随栅极晶体管12包括一跟随栅极122，耦合到存储器数组1中的跟随栅极线fl，以及跟随栅极122与有源区域101之间的一跟随栅极氧化层142。跟随栅极122直接设置在第一离子井131的一部分和第二离子井132的一部分的正上方。
根据本发明一实施例，间隙壁152可以设置在跟随栅极122的每个侧壁上。如图1所示，跟随栅极122可以具有实质上等于栅极长度l1的栅极长度l2。
根据本发明一实施例，跟随栅极晶体管12可以具有与在低电压核心电路中使用的低电压核心装置相同的晶体管结构，但不限于此。
根据本发明另一实施例，跟随栅极晶体管12可以具有与在中电压输入/输出(i/o)电路中使用的中压i/o装置相同的晶体管结构，但不限于此。选择栅极氧化层141的厚度和跟随栅极氧化层142的厚度可以比逆熔丝栅极氧化层143的厚度厚。
根据本发明一实施例，跟随栅极氧化层142的厚度实质上等于选择栅极氧化层141的厚度。
根据本发明一实施例，其中跟随栅极晶体管12还包括设置在跟随栅极122一侧的第一源极/漏极掺杂区域112、设置在跟随栅极122另一侧的一第二源极/漏极掺杂区域113、耦合到第一源极/漏极掺杂区域112的一第三源极/漏极延伸区域e3，例如nldd、耦合到第二源极/漏极掺杂区域113的一第四源极/漏极延伸区域e4，例如nldd，及第三源极/漏极延伸区域e3与第四源极/漏极延伸区域e4之间的一跟随栅极通道ch2。根据本发明一实施例，跟随栅极通道ch2是由部分第一离子井131和部分第二离子井132所构成。
根据本发明一实施例，第一源极/漏极掺杂区域112由选择栅极晶体管11和跟随栅极晶体管12共享，使得选择栅极晶体管11耦合串接到随栅极晶体管12。
根据本发明一实施例，第一源极/漏极掺杂区域112与耦合到第一源极/漏极掺杂区域112的第三源极/漏极延伸区域e3设置在第一离子井131内。根据本发明一实施例，第二源极/漏极掺杂区域113与耦合到第二源极/漏极掺杂区域113的第四源极/漏极延伸区域e4设置在第二离子井132内。
根据本发明一实施例，第二源极/漏极掺杂区域113可具有第二导电型，其中第二导电型与第一导电型相反。例如，第二源极/漏极掺杂区域113可以是n+掺杂区域。根据本发明一实施例，跟随栅极晶体管12是nmos晶体管。
根据本发明一实施例，逆熔丝可变电容13包括一逆熔丝栅极123及逆熔丝栅极123与有源区域101之间的一逆熔丝栅极氧化层143。根据本发明一实施例，间隙壁153可以设置在逆熔丝栅极123的每个侧壁上。如图1所示，逆熔丝栅极123可以具有一栅极长度l3小于栅极长度l1及栅极长度l2。
根据本发明一实施例，逆熔丝可变电容13还包括设置在逆熔丝栅极123一侧的第二源极/漏极掺杂区域113、设置在逆熔丝栅极123另一侧的一漏极掺杂区域114、耦合到第二源极/漏极掺杂区域113的一第五源极/漏极延伸区域e5，例如nldd、耦合到漏极掺杂区域114的一第六源极/漏极延伸区域e6，例如nldd。
根据本发明一实施例，于逆熔丝栅极123正下方，第五源极/漏极延伸区域e5与第六源极/漏极延伸区域e6相衔接。因此，在逆熔丝栅极123正下方没有信道区域。在另一实施例中，于逆熔丝栅极123正下方，第五源极/漏极延伸区域e5可能不会与第六源极/漏极延伸区域e6相衔接。
根据本发明一实施例，第二源极/漏极掺杂区域113、第五源极/漏极延伸区域e5、第六源极/漏极延伸区域e6与漏极掺杂区域114设置在第二离子井132内。根据本发明一实施例，在写入或读取操作期间，第一源极/漏极掺杂区域112、第二源极/漏极掺杂区域113及漏极掺杂区域114是电浮置的。
当在写入模式下操作时，逆熔丝栅极123可以耦合到相对高电压vpp，例如9v或更高的电压。通过引入第二离子井132并将逆熔丝可变电容13设置在第二离子井132内，逆熔丝栅极123能够在操作期间维持高电压。
请参考图3，图3是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图。如图3所示，图3中的存储单元与图2中的存储单元之间的差异在于，图3中的存储单元仅具有一个离子井130，例如，一低电压p井(lvpw)，其具有与在低电压核心逻辑电路中形成的低电压p井的掺杂浓度相同的掺杂浓度。选择栅极晶体管11、跟随栅极晶体管12和逆熔丝可变电容13设置在离子井130内。在离子井130下方形成深离子井210，例如深n井(dnw)。
在另一实施例中，如图2所示，第二离子井132可以加入到离子井130中。
如图4所示，具有第一导电型的第二离子井132设置在dnw内的有源区域101中。第二离子井132与第一离子井131相连。根据本发明一实施例，跟随栅极晶体管12与第一离子井131部分重叠。根据本发明一实施例，跟随栅极晶体管12也与第二离子井132部分重叠。
根据本发明一实施例，第二离子井132的掺杂浓度小于第一离子井131的掺杂浓度。例如，第二离子井132可以是一中电压p井(mvp井或mvpw)，其通常用于逻辑核心电路区域并且可具有约1e10atoms/cm3的掺杂浓度。例如，第一离子井131可以是通常在逻辑核心电路区域使用的低电压p井(lvp井或lvpw)，并且可以具有约1e11atoms/cm3的掺杂浓度。
根据本发明一实施例，选择栅极晶体管11设于第一离子井131内。根据本发明一实施例，逆熔丝可变电容13设于第二离子井132内。
跟随栅极122直接设置在第一离子井131的一部分和第二离子井132的一部分的正上方。第二源极/漏极掺杂区域113、第五源极/漏极延伸区域e5，第六源极/漏极延伸区域e6和漏极掺杂区域114设置在第二离子井132内。
根据本发明一实施例，跟随栅极通道ch2是由部分第一离子井131与部分第二离子井132所构成。
图5是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图。如图5所示，图5中的存储单元与图2中的存储单元之间的差异在于，图5中的存储单元仅具有一个离子井130，例如，一低电压p井(lvpw)，其具有与在低电压核心逻辑电路中形成的低电压p井的掺杂浓度相同的掺杂浓度。选择栅极晶体管11、跟随栅极晶体管12和逆熔丝可变电容13设置在离子井130内。在硅覆绝缘(soi)衬底20的硅层201中制造选择栅极晶体管11、跟随栅极晶体管12、逆熔丝可变电容13和离子阱130。soi衬底20包括硅层201、在硅层201下方的绝缘层202和衬底层203，诸如硅衬底层。
在另一实施例中，源极掺杂区域111、第一源极/漏极掺杂区域112、第二源极/漏极掺杂区域113及漏极掺杂区域114的深度较图5为深，并且该些区域的底部会接触到绝缘层202。
在另一实施例中，如图2所示，第二离子井132可以加入到离子井130中。
图6是根据另一实施例的单层多晶非易失性存储单元的示意性剖面图。如图6所示，具有第一导电型的第二离子井132设置在soi衬底20的硅层201中有源区域101中。第二离子井132与第一离子井131相连。根据本发明一实施例，跟随栅极晶体管12与第一离子井131部分重叠。根据本发明一实施例，跟随栅极晶体管12也与第二离子井132部分重叠。
根据本发明一实施例，第二离子井132的掺杂浓度小于第一离子井131的掺杂浓度。例如，第二离子井132可以是一中电压p井(mvp井或mvpw)，其通常用于逻辑核心电路区域并且可具有约1e10atoms/cm3的掺杂浓度。例如，第一离子井131可以是通常在逻辑核心电路区域使用的低电压p井(lvp井或lvpw)，并且可以具有约1e11atoms/cm3的掺杂浓度。
根据本发明一实施例，选择栅极晶体管11设于第一离子井131内。根据本发明一实施例，逆熔丝可变电容13设于第二离子井132内。
跟随栅极122直接设置在第一离子井131的一部分和第二离子井132的一部分的正上方。第二源极/漏极掺杂区域113、第五源极/漏极延伸区域e5，第六源极/漏极延伸区域e6和漏极掺杂区域114设置在第二离子井132内。
根据本发明一实施例，跟随栅极通道ch2是由部分第一离子井131与部分第二离子井132所构成。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。