自对准双重图案方法与流程

本发明涉及一种自对准双重图案(self-aligneddoublepatterning,sadp)方法有关，特别是涉及适用于交叉自对准双重图案(crosssadp)制作工艺中的自对准双重图案方法。

背景技术：

随着半导体器件的尺寸不断缩小，光刻技术的特征尺寸逐渐接近甚至超过了光学光刻的物理极限，带给半导体制造技术尤其是光刻技术更加严峻的挑战。超紫外线(euv)光刻技术虽然具备更小光刻分辨率，但由于种种原因尚不能实现光刻特征尺寸的缩小，仍进一步的研发。其他如分辨率增强技术(resolutionenhancementtechnology,ret)、相移掩模(phase-shiftmasks,psm)技术、各种照明技术和光学临近效应修正(opticalproximitycorrection,opc)技术等也可以进一步扩展光刻技术。另外，浸没式光刻技术则通过在投影物镜和光刻胶之间填充某种液体，有效地增加了光刻系统的数值孔径(na)，从而实现了更小的光刻特征尺寸，促进了光刻技术的发展。

在这些进展之中，双重图形(doublepatterning，简称dp)技术是在不改变现有光刻基础设备的前提下，作为一种有效提高光刻分辨率的技术。此技术的基本原理是将掩模图形一分为二，通过两次曝光得到单次曝光所不能获得的光刻特征尺寸极限，同时也显著地延长了现有光刻设备的使用寿命，因此在目前的半导体制作工艺中得到了广泛的应用。双重图形技术可包含lele(lithe-etch-lithe-etch，曝光-刻蚀-曝光-刻蚀)双重图形方法、lfle(litho-freeze-litho-etch，曝光-凝固-曝光-刻蚀)双重图形化方法及自对准双重图形(self-aligneddoublepatterning，简称sadp)等施作方法，其中的自对准双重图形化方法是经由在预先形成的光刻图形两侧形成间隔壁(spacer)，然后刻蚀去除之前形成的光刻图形，并将间隔壁图形转印到下层材料，从而得到特征尺寸更小的图形，如此获得的图形密度是之前光刻图形密度的两倍。

自对准双重图形方法通常用来形成线图形，然而在一些制作工艺中，例如在制作存储器元件中存储节点接触垫(storagenodecontactpad)的制作工艺中，接触垫是接近点的图案而非线图案，只使用单次的自对准双重图形制作工艺是无法制作工艺这样微细的点图案的，故现阶段的作法之一是采用交叉自对准双重图形(crosssadp)方法，其经由两次自对准双重图形方法所产生的重叠图形来界定出点图案。

然而在交叉自对准双重图形制作工艺中，由于后面第二次的自对准双重图形制作工艺非常容易受到前面第一次自对准双重图形制作工艺的制作工艺变异影响，进而导致最终制作出来的点图案有图案损失的问题发生。举例来说，第一次自对准双重图形制作工艺中的硬掩模层会因为蚀刻制作工艺的负载(loading)效应或是不同材料层的蚀刻选择比不同而使得蚀刻后厚度不均一，进而导致以此硬掩模层为掩模蚀刻出来的图形失真，影响到最终重叠图形所界定出的图案。故此，目前业界还需要研发创新的制作工艺作法来解决此一问题。

技术实现要素：

有鉴于前述交叉自对准双重图形制作工艺中容易发生的问题，本发明于此提出了一种新的制作工艺方法，其经由在制作工艺中形成额外的保护层来保护特定区域中的硬掩模层不受蚀刻影响，得以在后续制作工艺中维持整体硬掩模层均一的厚度。

本发明的目即在于提出一种自对准双重图案方法，其步骤包含在基底上形成一硬掩模层、在该硬掩模层上形成多条芯线以及位于每一该芯线两侧的间隔壁，其中该些芯线往一第一方向延伸且该些间隔壁之间形成第一沟槽、形成一保护层填满第一沟槽、移除该些芯线，以在该些间隔壁之间形成第二沟槽裸露出该硬掩模层、以及以该些间隔壁以及该保护层为蚀刻掩模进行第一各向异性蚀刻制作工艺，以移除部分从该些第二沟槽裸露的该硬掩模层，使得从该些第二沟槽裸露的该硬掩模层的厚度等于该保护层下方的该硬掩模层的厚度。

本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1至图9为本发明实施例的自对准双重图案方法在各个步骤时的截面示意图；

图10为本发明实施例间隔壁经过修整制作工艺后的截面示意图；以及

图11与图12分别为本发明实施例中硬掩模层图形在交叉自对准双重图案方法完成前与完成后的顶视示意图。

需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

主要元件符号说明

100蚀刻目标层

102第一硬掩模层

102a点图形

104平坦层

106第二硬掩模层

106a凸起部

108掩模结构

108a有机介电层

108b介电抗反射层

108c光致抗蚀剂

110间隔层

110a间隔壁

112第一沟槽

114保护层

116第二沟槽

d1第一方向

d2第二方向

具体实施方式

在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部份，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节使该领域的一般技术人员得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。

在说明优选实施例之前，通篇说明书中会使用特定的词汇来进行描述。例如文中所使用的「蚀刻」一词一般是用来描述图形化一材料的制作工艺，如此制作工艺完成后至少会有部分的该材料余留下来。需了解蚀刻硅材料的制作工艺都会牵涉到在硅材料上图形化一光致抗蚀剂层的步骤，并在之后移除未被光致抗蚀剂层保护的硅区域。如此，被光致抗蚀剂层保护的硅区域会在蚀刻制作工艺完成后保留下来。然而在其他例子中，蚀刻动作也可能指的是不使用光致抗蚀剂层的制作工艺，但其在蚀刻制作工艺完成后仍然会余留下来至少部分的目标材料层。

上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。

文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。

在本发明图示中，图1至图9依序绘示出本发明自对准双重图案方法在各个步骤时的截面示意图，其可清楚的表达出各部件与部件以及层结构与层结构之间的连接关系以及其在半导体平面上的布局分布。

首先请参照图1，其为本发明自对准双重图案方法在制作工艺之初的层结构截面示意图。在制作工艺开始先提供一蚀刻目标层100，例如一多晶硅层。在本发明优选实施例中，此蚀刻目标层100可能是设置在存储器制作工艺中已形成的字符线(wordline)、位线(bitline)、源/漏极、存储节点接触插塞、存储节点连接垫材料层等结构上方。对此，由于存储节点连接垫之前的存储器制作工艺并非本发明方法与结构的重点，为了避免模糊本发明重点以及图示过度复杂，文中将不对其相关制作工艺进行多余的细节说明。

蚀刻目标层100上形成有一第一硬掩模层102，如氮化硅层，其为本发明实施例交叉自对准双重图案方法中所要图形化的层结构，通过将第一硬掩模层102先行图形化成吾人所欲的图案，如存储节点连接垫(storagenodecontactpad)的图案，其可在后续制作工艺中作为蚀刻掩模来将下方的蚀刻目标层100图形化成最终所欲的目标图案。须注意图1所示的第一硬掩模层102已是经过第一次自对准双重图案制作工艺而具有其预先界定的图形特征，其在图11的顶视图中可以看出，第一硬掩模层102由多条平行间隔排列的线图形所构成，其蚀刻目标层100表面上沿着第一方向d1延伸。图1即为以图11中截线a-a’所做的截面图。由于本发明实施例中的第一次自对准双重图案制作工艺是半导体业界已习用已久的制作工艺，为了简化不必要的制作工艺说明以及着重在本发明的必要制作工艺步骤之故，文中将不对其相关制作工艺进行多余的细节说明。

复参照图1，第一硬掩模层102上会形成一平坦层104，如一有机介电层(organicdielectriclayer,odl)，以提供后续第二次自对准双重图案制作工艺平坦的表面。接着，在平坦层104的平面上形成第二硬掩模层106，其材料可与第一硬掩模层102相同，如氮化硅层，厚度约400埃第二硬掩模层106将作为本发明实施例中第二次自对准双重图案制作工艺中所要图形化的主要层结构。不同于第一硬掩模层102，图1中的第二硬掩模层106尚未被图形化，其不具有任何图形特征的层结构。在形成第二硬掩模层106后，接着在第二硬掩模层106上形成复合的掩模结构108，其由上而下依序包含一有机介电层(odl)108a和一介电抗反射层(dielectricanti-reflectivecoating,darc)108b、以及一光致抗蚀剂108c，有机介电层108a与介电抗反射层108b分别约为100纳米(nm)与20纳米，其中的光致抗蚀剂108c会经由光刻制作工艺预先界定出多条线图形，其即为界定出了后续第二次自对准双重图案制作工艺的芯线(mandrel)图形。在本发明实施例中，该些线图形较佳沿着与第一方向d1正交的第二方向d2(进出纸面的方向)延伸。

接下来请参照图2，在形成上述三层的复合掩模结构108后，接着将光致抗蚀剂108c的多条线图形蚀刻转印至下方的介电抗反射层108b以及有机介电层108a，之后再将光致抗蚀剂108c移除。如此，介电抗反射层108b与有机介电层108a将共同构成本发明实施例中的芯线结构。需注意在此步骤中有一小部分的第二硬掩模层106会被移除，使得其厚度变薄约

在形成芯线结构108b/108c后，接着如图3所示，在整个表面上形成一共形的(conformal)间隔层110，如氧化硅层，厚度约介于至之间，其可以原子层沉积法(atomiclayerdeposition,ald)来形成，以对厚度有较为精准的控制。间隔层110会均匀盖覆在第二硬掩模层106以及芯线结构108a/108b的表面，且其厚度会控制成使得其间有第一沟槽112形成，宽度约介于至之间，与芯线区域的宽度大略相同。此间隔层110在后续制作工艺中将转变为双重图案制作工艺中所使用的间隔壁(spacer)。在本发明实施例中，芯线结构108a/108b所涵盖的范围可称为芯线区域，第一沟槽112所涵盖的范围则可称为非芯线区域，以方便后续的说明。

在形成共形间隔层110后，接着如图4所示，进行一各向异性蚀刻制作工艺移除表面上一定垂直厚度的层结构，使得间隔层110转变成位于每一芯线结构108a/108b两侧的间隔壁110a结构。这种制作方式的好处在于间隔壁110a是自对准地形成在每一芯线结构108a/108b两侧，是为自对准双重图案(self-aligneddoublepatterning,sadp)方法。

在本发明实施例中，除了一定厚度的间隔层110被移除，芯线结构108a/108b中的介电抗反射层108b也会在此步骤被完全移除，仅有机介电层108a留下。需注意者由于在此蚀刻制作工艺中所移除的层结构垂直厚度大于间隔层110的厚度，故第二硬掩模层106在其表面上的间隔层110被完全移除后还会持续受到蚀刻影响，导致部分的第二硬掩模层106被移除，使得第一沟槽112的深度加深，如图4中的d1所示，其约加深如此第一沟槽112所在的非芯线区域上的第二硬掩模层106厚度会显著地小于芯线结构所在的芯线区域上的第二硬掩模层106厚度。此硬掩模层在不同区域上的厚度差异即为导致后续交叉自对准双重图形制作工艺最终制作出来的点图案有图案损失问题的主因。

为了解决此问题，本发明的作法为在非芯线区域上形成具有遮挡效果的保护层，并在后续制作工艺中将芯线区域上的第二硬掩模层106厚度调整成与非芯线区域上的一致，以达到减少后续厚度负载效应的功效，以下将说明其详细的制作工艺步骤。

请参照图5，在间隔壁110a形成后，接着在整个表面上毯覆一保护层114，如一旋涂玻璃层(spin-on-glass,sog,coating)。此保护层114会填入间隔壁110a之间的第一沟槽112中，如此在后续制作工艺里将可起到保护非芯线区域不受蚀刻影响的效果。

请参照图6，在保护层114形成后，接着进行蚀刻制作工艺移除第一沟槽112外的保护层114，并再移除裸露出来的芯线结构(有机介电层)108a，如此会在间隔壁110a之间形成第二沟槽116，其使得芯线区域上厚度较厚的第二硬掩模层106裸露出来，而非芯线区域上厚度较薄的第二硬掩模层106则为保护层114所遮挡保护。

请参照图7，在第二沟槽116裸露出芯线区域上的第二硬掩模层106后，接下来进行一各向异性蚀刻制作工艺来移除部分裸露的第二硬掩模层106，使得第二沟槽116的深度加深，如图7中的d2所示。在本发明实施例中，此蚀刻步骤会移除芯线区域上部分的第二硬掩模层106，直至其表面与非芯线区域(保护层114下方)的第二硬掩模层106表面齐平，其目的在于使得芯线区域与非芯线区域上的第二硬掩模层106具有相同一致的厚度，达到本发明避免后续制作工艺中因厚度不均的负载效应而导致图案损失问题的诉求。

请参照图8，在使芯线区域与非芯线区域上的第二硬掩模层106的厚度一致后，接下来进行一湿蚀刻制作工艺将氧化硅材质的保护层114以及间隔壁110a完全移除，仅留下氮化硅材质的第二硬掩模层106。如此，从图中可以看到芯线区域与非芯线区域之间会有硬掩模层的凸起部106a形成。这样的第二硬掩模层106型态即为吾人欲的理想硬掩模层型态，其特征为凸起部106a具有经过双重图案化的多条线图形，其较佳以与第一方向d1正交的第二方向d2延伸，将在后续制作工艺中扮演蚀刻掩模的角色来蚀刻下方第一硬掩模层102往第一方向d1延伸的线图形，达到本发明交叉自对准双重图形的功效。另一方面，先前制作工艺所形成的第一沟槽(非芯线区域)112与第二沟槽(芯线区域)116则会具有齐平的底面高度，避免厚度不均的负载效应导致后续制作工艺问题。

最后，请参照图9，以第二硬掩模层106为蚀刻掩模进行另一各向异性蚀刻制作工艺来蚀刻下方的平坦层104与第一硬掩模层102，以将第二硬掩模层106的线图形转移到第一硬掩模层102上，形成最终图形102a。如图11所示，在此蚀刻步骤中，原本第一硬掩模层102沿着第一方向d1延伸的线图形会再次受到蚀刻，如此剩余下来的第一硬掩模层102部位会是第一硬掩模层102与第二硬掩模层106两者的重叠图案，即为图11中所示呈阵列型态排列的点图形102a，这也是吾人想要在存储器元件制作中界定出的存储节点接触垫图形。

在完成了上列具有点阵图形的第一硬掩模层的制作，接下来的制作工艺即为将点图形102a转移到下方的蚀刻目标层100以及更下方的接触垫材料层。由于之后的存储器制作工艺过于繁琐且非本发明的重点，为了避免模糊本发明焦点，文中将不对后续制作工艺进行多余的说明。

在本发明的另一实施例中，如图10所示，吾人可在图6移除芯线结构形成第二沟槽116的步骤后选择性地对间隔壁110a进行一修整(trimming)制作工艺，如一各向同性蚀刻制作工艺，由此来削薄并调整间隔壁110a的厚度以及第二沟槽116的宽度。此修整制作工艺将可整合在先进制作工艺控制系统中用于施行来补偿因为掩模对位失准或是前程关键尺寸(criticaldimensioncd)偏移所造成的节距更叠(pitchwalking)问题。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。