本揭露是有关于一种封装结构及一种形成封装结构的方法。
背景技术：
半导体工业通过不断减小最小特征尺寸来持续提高各电子元件(例如，晶体管、二极管、电阻、电容等等)的整合密度，其能够将更多元件整合进指定区域中。在一些应用中，这些微小的电子元件也可配置于微小的封装中。用于半导体的微小类型的封装包含四方扁平封装(Quad flat pack；QFP)、针栅阵列(Pin grid array；PGA)、球栅阵列(Ball grid array；BGA)、覆晶(Flip chip；FC)、三维集成电路(Three dimensional integrated circuits；3DICs)、晶圆级封装(Wafer level packages；WLPs)、导线直连(Bond-on-trace；BOT)封装、及层迭封装(Package on package；PoP)结构。
技术实现要素：
根据本揭露多个实施方式，一种形成封装结构的方法包含在第一介电层上方设置半导体装置，其中第一重分布线在第一介电层中，形成在第一介电层上方并与半导体装置的侧壁接触的模制化合物，在模制化合物及半导体装置上方形成第二介电层，在第二介电层、模制化合物及第一介电层中形成第一开口以暴露第一重分布线，以及在第一开口中形成第一导体，其中第一导体电连接至第一重分布线。
附图说明
当结合附图阅读时，自以下详细描述最佳地理解本揭露的态样。应当注意，根据工业中的标准实务，各特征并未按比例绘制。事实上，为论述清楚，各特征的大小可任意地增加或缩小。
图1为根据本揭露的多个实施方式的形成封装结构的方法的流程图；
图2至图12为根据本揭露的多个实施方式的在各阶段的封装结构的剖面图。
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实例以简化本揭露。当然，这些实例仅为示例且并不意欲为限制性。举例来说，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的多个实施方式及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)，因此可同样解读本文所使用的空间相对性描述词。
本揭露亦可包含其他技术特征及制程。例如，可包含测试结构以帮助三维封装及三维集成电路装置的验证测试。测试结构可以包含，例如，在重分布层中或基板上形成的测试垫，此测试垫允许三维封装及三维集成电路的测试、使用探针及/或探针板、及类似物。上述验证测试可以对中间结构以及最终结构执行。另外，本文揭露的结构及方法可以结合测试方法使用，此测试方法结合已知良好晶粒的中间验证以增加合格率与降低成本。
图1为根据本揭露的多个实施方式的形成封装结构的方法的流程图。图2至图12为根据本揭露的多个实施方式的在各阶段的封装结构的剖面图。此方法从方块10开始，具有重分布线(redistribution line；RDL)120的介电层110在载体210上方形成(如图2所示)。此方法继续进行方块11，半导体装置130设置在介电层110上方(如图3所示)。此方法继续进行方块12，模制化合物140在介电层110上方形成并与半导体装置130的侧壁136接触(如图4所示)。此方法继续进行方块13，介电层150在模制化合物140及半导体装置130上方形成(如图5所示)。此方法继续进行方块14，开口160在介电层150、模制化合物140、及介电层110中形成以暴露重分布线120(如图6所示)。此方法继续进行方块15，开口160a在介电层150中形成以暴露半导体装置130的导电垫132(如图6所示)。此方法继续进行方块16，导体170及导体170a分别在开口160及开口160a中形成(如图7所示)。此方法继续进行方块17，重分布线180在介电层150上方形成以电连接半导体装置130及导体170(如图8所示)。此方法继续进行方块18，开口111在介电层110中形成(如图10所示)。此方法继续进行方块18，焊料凸块190在开口111中的重分布线120上形成(如图11所示)。此方法继续进行方块19，切割介电层110、模制化合物140及介电层150以形成至少一个封装结构100(如图12所示)。
参阅图2，在载体210上方形成内部具有重分布线120的介电层110。载体210可为空白玻璃载体、空白陶瓷载体或类似物。介电层110可为聚合物层。聚合物层可以包含，例如，聚酰亚胺、聚苯恶唑(PBO)、苯并环丁烯(BCB)、ajinomoto增设膜(Ajinomoto buildup film；ABF)、阻焊(Solder resist；SR)膜或类似物。在多个实施方式中，一层重分布线120的形成包含形成毯覆铜晶种层，在毯覆铜晶种层上方形成及图案化遮罩层，执行电镀以形成重分布线120，去除遮罩层，以及执行快速蚀刻(Flash etch)以去除未被重分布线120覆盖的毯覆铜晶种层的部分。在替代实施例中，重分布线120是通过沉积金属层、图案化金属层、及填充介电层110于最上层重分布线120之间的缝隙而形成。
图3绘示半导体装置130在介电层110上的置放。半导体装置130经由粘着剂131设置在介电层110上。半导体装置130可为其内包含逻辑晶体管的逻辑半导体装置。在多个实施方式中，半导体装置130经设计以用于移动应用，可以为中央处理单元(Central processing unit；CPU)晶粒、功率管理集成电路(Power management integrated circuit；PMIC)晶粒、收发器(Transceiver；TRX)晶粒或类似物。每一半导体装置130包含接触粘着剂131的半导体基板(例如硅基板)。半导体装置130的背面(即下表面)与粘着剂131接触。在图3中所示的半导体装置130的数目是用于说明，本揭露的多个实施方式并不限于此。
在多个实施方式中，导电垫132形成为半导体装置130的顶部，并电耦接至装置，诸如半导体装置130中的晶体管(未绘示)。在多个实施方式中，介电层134在各半导体装置130的顶面上方形成，其中导电垫132的至少较低部分嵌入介电层134中。在多个实施方式中，导电垫132的顶面与介电层134的顶面大体上齐平(此配置未绘示)。或者，介电层134可不形成，且导电垫132自各半导体装置130凸出(此配置未绘示)。
参阅图4，模制化合物140在载体210上的介电层110上模制成型(Molding)。模制材料(即模制化合物140)可为聚合物、树脂等等。在多个实施方式中，模制材料包含模制底层填料，其作为模制化合物及底层填料。因此，模制化合物140填充至两个相邻半导体装置130之间的缝隙中，并且可以接触及围绕半导体装置130的侧壁136。
在多个实施方式中，模制成型为暴露模制成型，其中半导体装置130的顶面由模制化合物140暴露。另外，模制成型可使用传递模制法执行。在多个实施方式中，模制成型使用塑模(未绘示)覆盖半导体装置130的顶面来执行。在传递模制期间，将塑模的内部空间抽真空，以及模制材料经注射进塑模的内部空间中，以形成模制化合物140。在多个实施方式中，在模制制程之后，一些模制化合物残留物143残留在半导体装置130的导电垫132上方。
紧接着，参阅图5，介电层150在模制化合物140及半导体装置130上方形成，以使得模制化合物140及装置晶粒130在介电层110及介电层150之间。介电层150可以包含聚合物，诸如聚酰亚胺、苯并环丁烯(BCB)、聚苯恶唑(PBO)或类似物。
参阅图6，在介电层150覆盖模制化合物140及半导体装置130之后，开口160在介电层110、模制化合物140及介电层150中形成，以使得重分布线120的部分经由开口160暴露。在多个实施方式中，开口160通过激光钻孔而形成。开口160可以在朝向重分布线120的方向中逐渐变细。例如，开口160随着相对于其下载体210的高度降低，开口160的宽度减小。因为激光钻孔制程可以钻孔介电层150以在介电层150中形成开口，所以可省略在介电层150中形成开口的微影制程。
在多个实施方式中，开口160a形成在介电层150中以相应地暴露半导体装置130的导电垫132。开口160a可以通过激光钻孔而形成。开口160及开口160a可通过两个具有不同制程设定(即不同制程参数或不同recipe)的激光钻孔制程而形成。当激光钻孔在介电层150中形成开口160a以暴露导电垫132时，激光可去除在导电垫132上的模制化合物残留物143。因此，即使导电垫132由不期望的模制残留物143覆盖，半导体装置130的导电垫132亦可以暴露，因为不期望的模制残留物143可以通过激光而去除。换言之，半导体装置130没有被模制化合物140覆盖。开口160a可以在朝向导电垫132的方向逐渐变细。例如，开口160a随着相对于对应导电垫132的开口160a的高度降低，开口160a的宽度减小。开口160a可以在开口160形成之后形成。在替代实施例中，开口160a可以在开口160形成之前形成，本揭露的多个实施方式并不限于此。
参阅图7，在形成开口160及开口160a之后，导体170及导体170a在开口160及开口160a中形成。在多个实施方式中，导体170及导体170a可以通过金属胶印刷制程而形成。例如，模版(未绘示)可以置放在介电层150上方，其中模版的通孔与开口160、开口160a对准。随后将导电胶涂在模版上。随后，使用涂刷器去除多余的导电胶。随后应用固化制程，使得导电胶可以凝聚成开口160及开口160a中的导体170及导体170a。形成导体170、导体170a的导电胶可以包含与粘着剂混合的金属颗粒。例如，粘着剂可以包含酚醛树脂、环氧树脂或类似物。金属颗粒可以包含纯金属、金属合金或类似物的颗粒。在多个实施方式中，导电胶为铜胶。也就是说，导体170、导体170a由同一导电材料制成，例如铜。在替代实施例中，铝胶、镍胶或类似物亦可以用以形成导体170、导体170a。导体170贯穿模制化合物140，且每个具有相对两端172、174，两端172、174分别自模制化合物140的两相对表面144、146凸出。换言之，导体170的顶端172高于模制化合物140的顶面144，且导体170的底端174低于模制化合物140的底面146。在开口160朝重分布线120方向逐渐变细的实施方式中，导体170亦朝重分布线120的方向逐渐变细。例如，导体170随着相对于载体210的高度降低，导体170的宽度减小。
此外，导体170与重分布线120的暴露部分接触，而因此重分布线120电连接至导体170。导体170由导电材料组成，且开口160的至少较低部分可充满导电材料。例如，导体170可以为开口160中的铜柱。导体170可以做为集成扇出通孔(Integrated fan-out via；TIV)，且导体170的顶部横截面可为矩形、正方形、圆形或类似的形状。在图7中绘示的导体170的数目是用于说明，本揭露的多个实施方式并不限于此。
导体170a可以朝向导电垫132的方向逐渐变细。例如，导体170a的宽度自导体170a的底端174a至导体170a的顶端172a逐渐增大。在多个实施方式中，导体170的顶端172及导体170a的顶端172a大体上位于同一水平面。导体170a由导电材料组成，以及开口160a的至少较低部分可充满导电材料。此外，导体170a与开口160a中的导电垫132的暴露部分接触，因此导体170a电连接至半导体装置130。在图7中所示的导体170a的数目是用于说明，本揭露的多个实施方式并不限于此。
导体170及导体170a在多个实施方式中可通过同一金属胶印刷制程而同时地形成。在一些其他实施例中，导体170a可以在导体170形成之后或在导体170形成之前形成，本揭露的多个实施方式并不限于此。
在多个实施方式中，导体170的顶端172及导体170a的顶端172a与介电层150的顶面152大体上齐平(共面)或比介电层150的顶面152略低。因此，介电层150的顶面152、导体170的顶端172、及导体170a的顶端172a形成大体上平坦的表面。若模制化合物以常规制程形成在集成扇出通孔之后，则由于模制化合物的收缩，会形成起伏地貌(Topography)。然而，因为通过在图4至图7中所示的步骤形成的导体(即集成扇出通孔)170、模制化合物140及介电层150共同形成大体上平坦的表面，因此可提升地貌控制。
接着，参阅图8，重分布线180在介电层150上方形成，以电连接至导体170及导体170a。因此，导体170经由重分布线180电连接至半导体装置130。根据多个实施方式，一个或多个介电层150a在半导体装置130、模制化合物140及导体170上方形成，其中重分布线180在介电层150a中形成。在多个实施方式中，一层重分布线180的形成包含形成毯覆铜晶种层，在毯覆铜晶种层上方形成及图案化遮罩层，执行电镀以形成重分布线180，去除遮罩层，以及执行快速蚀刻以去除未被重分布线180覆盖的毯覆铜晶种层的部分。在替代实施例中，重分布线180通过沉积金属层、图案化金属层、以及填充介电层150a于重分布线180之间的缝隙而形成。重分布线180可以包含金属或金属合金，其包含铝、铜、钨及/或上述各金属的合金。在本文中，包含介电层110、半导体装置130、导体170、模制化合物140、重分布线180及介电层150、介电层150a的组合结构称作集成扇出型封装102，其可以为复合晶圆。
图8绘示一层重分布线180，而根据各别封装的路线设计，可以存在一层或多于一层的重分布线。在此等实施例中，介电层150a可以包含聚合物，诸如聚酰亚胺、苯并环丁烯(BCB)、聚苯恶唑(PBO)或类似物。或者，介电层150a可以包含非有机介电质材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或类似物。
图9A及图9B绘示形成一层重分布线180的中间阶段。如图9A所示，光阻PR在介电层150上方形成，随后使用适宜微影技术图案化光阻PR以形成开口O以暴露导体170。之后，金属材可在开口O中形成，以作为重分布线180的层，且接着可去除光阻PR，如图9B所示。若导体170的顶面低于介电层150的底面，则光阻PR将具有低于介电层150的底面的第一部分及在介电层150的顶面上方的第二部分，由于焦深(Depth of focus；DOF)及来自于其的制程视窗(Process window)，因此图案化光阻PR会是一种挑战。在多个实施方式中，因为导体170在介电层150形成之后形成，所以导体170的顶面高于介电层150的底面。因此，光阻PR的图案化比较容易，因为光阻PR相对平坦。此外，因为导体170的顶面高于介电层150的底面(如图9B所示)，所以重分布线180的凹陷亦可减少。
接着，TIV封装结构100自载体210脱离。由于TIV封装结构100的脱离，介电层110便会暴露。参阅图10，TIV封装结构100进一步粘附至切割胶带220，其中介电层150a朝向切割胶带220，并可以接触切割胶带220。在多个实施方式中，层压薄膜(未绘示)设置在暴露的介电层110上，其中层压薄膜可以包含SR、ABF、后侧涂层胶带或类似物。在替代实施例中，在介电层110上方未设置层压薄膜。
此外，开口111在介电层110中形成。根据多个实施方式，开口111经由激光钻孔而形成，尽管亦可使用微影制程。一些重分布线120分别经由开口111暴露。
参阅图11，焊料凸块190在开口111中的重分布线120的暴露部分上形成。在多个实施方式中，凸块下金属化(under bump metallization；UBM)层在开口111中及在焊料凸块190与重分布线120之间选择性地形成。焊料凸块190的形成可以包含将焊料球置放在重分布线120上，随后将焊料球回焊。在形成焊料凸块190之后，进行单元化制程以沿线L切割介电层110、模制化合物140及介电层150，使得可以形成切割胶带220上的多个晶片级封装结构100。在图11中所示的封装结构100的数目是用于说明，本揭露的多个实施方式并不限于此。在切割步骤之后，可从切割胶带220上取下封装结构100，且每个封装结构100包含半导体装置130、模制化合物140及导体170。产生的结构如图12所示。
参阅图12，封装结构100包含半导体装置130、模制化合物140、介电层110、介电层150及集成扇出通孔170。模制化合物140围绕半导体装置130。例如，模制化合物140与半导体装置130的所有侧壁接触。半导体装置130及模制化合物140在介电层110与介电层150之间。集成扇出通孔170贯穿模制化合物140，且集成扇出通孔170的相对部分分别嵌入介电层110及介电层150中。因此，集成扇出通孔170的高度H2大于模制化合物140的高度H1。此外，集成扇出通孔170亦比半导体装置130厚。在多个实施方式中，导体170的一者的高度H2可大体上相同于重分布线180与重分布线120之间的距离。此外，当封装结构100设置在印刷电路板上时，焊料凸块190与印刷电路板电接触。
在多个实施方式中，集成扇出通孔170的一端174嵌入介电层110中并与介电层110中的重分布线120接触，因此集成扇出通孔170电连接至重分布线120。在多个实施方式中，集成扇出通孔170的另一端172嵌入介电层150中并与介电层150上方的重分布线180接触，因此集成扇出通孔170电连接至重分布线180。在多个实施方式中，导体170a的一端172a嵌入介电层150中并与重分布线180接触，因此导体170a可电连接至重分布线180。在多个实施方式中，导体170a的另一端174a嵌入介电层134中并与导电垫132接触，因此导体170a电连接至半导体装置130的导电垫132。由于此种配置，集成扇出通孔170及导体170a可由重分布线180电连接，使半导体装置130因此电连接至集成扇出通孔170。
在多个实施方式中，重分布线120上方的集成扇出通孔170及导电垫132上方的导体170a往同方向逐渐变细。这是由于集成扇出通孔170及导体170a是形成在激光钻孔的锥形轮廓开口中。例如，集成扇出通孔170及导体170a在往介电层110的方向逐渐变细。
由于导体170的形成是在介电层150形成之后，所以导体170的顶面高于介电层150的底面。因此，在介电层150与导体170上方形成的光阻PR(见图9A)不会具有过大的地貌偏差，进而对光阻PR的图案化有所助益。此外，在介电层150及导体170上方形成的重分布线180的凹陷亦可减小。此外，用来产生开口160a的激光钻孔步骤还能去除导电垫132上的模制化合物的不期望残留物。
根据本揭露多个实施方式，一种形成封装结构的方法包含在第一介电层上方设置半导体装置，其中第一重分布线在第一介电层中，形成在第一介电层上方并与半导体装置的侧壁接触的模制化合物，在模制化合物及半导体装置上方形成第二介电层，在第二介电层、模制化合物及第一介电层中形成第一开口以暴露第一重分布线，以及在第一开口中形成第一导体，其中第一导体电连接至第一重分布线。
在本揭露多个实施方式中，上述第一开口由激光钻孔形成。
在本揭露多个实施方式中，上述形成第一导体的步骤包含以导电胶填充第一开口，以及固化导电胶以形成第一导体。
在本揭露多个实施方式中，上述方法还包含形成第二重分布线于第二介电层上方以电连接半导体装置与第一导体。
在本揭露多个实施方式中，上述方法还包含形成第二开口在第二介电层中以暴露该半导体装置的一导电垫。
在本揭露多个实施方式中，上述第二开口由激光钻孔形成。
在本揭露多个实施方式中，上述形成模制化合物的步骤更在半导体装置的导电垫上方形成模制化合物残留物，以及形成第二开口而去除模制化合物残留物。
在本揭露多个实施方式中，上述方法还包含形成第二导体在第二开口中。
在本揭露多个实施方式中，上述形成第二导体的步骤包含以导电胶填充第二开口，以及固化导电胶以形成第二导体。
在本揭露多个实施方式中，上述方法还包含在第一介电层中形成第二开口以暴露第一重分布线，以及形成与第二开口中的第一重分布线电连接的焊料凸块。
在本揭露多个实施方式中，上述形成模制化合物的步骤包含将半导体装置模制成型于模制化合物中，且半导体装置具有暴露的顶面。
根据本揭露多个实施方式，一种形成封装结构的方法包含在第一介电层上方设置半导体装置，其中第一重分布线在第一介电层中，形成在第一介电层上方并与半导体装置的侧壁接触的模制化合物，其中模制化合物的一部分覆盖半导体装置的导电垫，在模制化合物及半导体装置上方形成第二介电层，在第二介电层中形成第一开口及去除模制化合物的该部分以暴露该半导体装置的导电垫，以及在第一开口中形成第一导体。
在本揭露多个实施方式中，上述第一开口由激光钻孔形成。
在本揭露多个实施方式中，上述方法还包含形成第二重分布线在第二介电层上方以电连接至第一导体。
在本揭露多个实施方式中，上述方法还包含至少在第一介电层与模制化合物钻孔以形成第二开口，以及在第二开口中形成第二导体。
在本揭露多个实施方式中，上述形成模制化合物的步骤包含将半导体装置模制成型于模制化合物中，且半导体装置具有未被模制化合物覆盖的顶面。
在本揭露多个实施方式中，上述形成第一导体的步骤还包含涂导电胶于第一开口中，以及固化导电胶以形成第一导体。
根据本揭露多个实施方式，一种封装结构包含半导体装置、模制化合物、第一介电层与通孔。模制化合物接触半导体装置的侧壁。第一介电层在模制化合物及半导体装置上方。通孔贯穿模制化合物，且通孔有一部分在第一介电层中。
在本揭露多个实施方式中，上述半导体装置具有导电垫，封装结构还包含导体。导体在导电垫上方，且导体有一部分在第一介电层中。
在本揭露多个实施方式中，上述封装结构还包含重分布线。重分布线电连接通孔及导体。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。