二极管装置的制作方法

本揭示内容是关于一种二极管装置与方法，特别是关于一种天线二极管电路及其方法。

背景技术：

天线效应通常发生于集成电路的制造。例如，天线效应可能发生于当一定数量的电荷流经晶体管结构至半导体基板中，其电荷是由某些半导体制程所诱发产生。若该电荷的数量太多，该晶体管中栅极氧化层结构会被破坏。因此，集成电路的合格率及可靠度均下降。

技术实现要素：

本揭示内容的实施方式是关于一种二极管装置，其包含二极管电路。二极管电路耦接于电路的第一输入/输出(i/o)接脚与第二i/o接脚之间，以及用以被关掉。其中二极管电路用以提供第一放电路径给电路的第一i/o接脚与电路的第二i/o接脚。

附图说明

通过阅读以下对实施例的详细描述可以更全面地理解本揭示案，参考附图如下：

图1绘示，根据本揭示文件的一些实施例中，一种电子装置的示意图；

图2a绘示，根据本揭示文件的一些实施例中，一种电路的布局的示意图；

图2b绘示，根据本揭示文件的一些实施例中，第2a图中二极管电路的示意布图的示意图；

图3a绘示，根据本揭示文件的一些实施例中，在图1中的一种二极管电路的示意图；

图3b绘示，根据本揭示文件的一些实施例中，在图3a中的二极管电路的示意布图的示意图；

图4a绘示，根据本揭示文件的一些实施例中，在图1中的二极管电路的示意图；

图4b绘示，根据本揭示文件的一些实施例中，在图4a中二极管电路的示意布图的示意图；

图5绘示，根据本揭示文件的一些实施例中，一种方法的流程图。

具体实施方式

下文是举实施例配合所附附图作详细说明，但所描述的具体实施例仅仅用以解释本发明实施例，并不用来限定本发明实施例，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明实施例揭示内容所涵盖的范围。

参考图1。图1为根据本揭示文件的各种不同的实施例中电子装置100的示意图。在一些实施例中，电子装置100被设置为集成芯片。

在一些实施例中，电子装置100包含电路120与二极管电路140。在一些实施例中，电路120包含一或多个晶体管形成的各种电路。例如，在一些实施例中，电路120为静态随机存取记忆体(sram)。如图1所示，电路120包含两个输入/输出(i/o)接脚121与接脚122。i/o接脚121与122用以接收或传输信号(未显示)。

在一些实施例中，过量电荷可能会在电子装置100的制程中累积在i/o接脚121与122处。例如，当等离子蚀刻的程序被用于制造电子装置100时，电荷可能会被等离子诱发产生因而累积在i/o接脚121与122处。若太多电荷累积于i/o接脚121与122处，i/o接脚121与122可能会被破坏。因此，电子装置100的合格率及可靠度都下降。

为了保护i/o接脚被过量电荷破坏，二极管电路140被耦接于i/o接脚121与122之间，以用于提供放电路径p1与p2给累积于i/o接脚121与122的过量电荷放电。在一些实施例中，当二极管电路140被电压vlo关掉时二极管电路用以提供放电路径p1与p2，以用于避免对电路120的操作的任何影响。相关的操作将参考实施例于后讨论。在一些实施例中，二极管电路140称为“天线二极管”。

图1所示的i/o接脚的数量为示意的用途。在电路120与二极管电路140之间的设置也为示意的用途。与二极管电路140操作的各种i/o接脚的数量以及在电路120与二极管电路140之间的各种设置均在本揭示文件的范畴内。例如，在一些实施例中，二极管电路140被耦接于电路120的两个内部节点(未显示)之间。

接下的段落描述某些与二极管电路140相关实施例以描绘其功能与应用。然而，本揭示文件并不被后述的实施例限制。各种实行图1中二极管电路140的功能与操作均在本揭示文件的范畴内。

参考图2a。图2a为，依据本揭示文件的一些实施例，图1中二极管电路140的电路图。为了易于理解，图2a的相似元件沿用图1中的编码方式。

在一些实施例中，图2a中的二极管电路140包含晶体管m1与m2。如图2a所示，晶体管m1的第二端子s/d12耦接至节点n1以接收电压vlo，以及晶体管m1的控制端子g1耦接至晶体管m1的第二端子s/d12。在一些实施例中，晶体管m1的排列被称为“二极管形式晶体管”。例如，晶体管m1被实施为n型金氧半场效晶体管，第一端子s/d11与第二端子s/d12对应至晶体管m1的漏极/源极端子，以及控制端子g1对应至晶体管m1的栅极端子。通过耦接栅极端子与其中的一漏极/源极端子，如晶体管m1所示，一个三端子的晶体管等效地形成一个二端子的二极管。在一些实施例中，节点n1用以接收电压vlo，以用于关掉晶体管m1与m2。在一些实施例中，电压vlo大约0伏。在此vlo，晶体管m1与m2被关掉。相应地，晶体管m1与m2将不会影响图1中电路120的操作。

电压vlo的值为示意的用途。各种电压vlo的值，其足以关掉晶体管m1与m2，均在本揭示范畴内。

如图2a所示，晶体管m2的第一端子s/d21耦接至i/o接脚122，晶体管m2的第二端子s/d22耦接至节点n1以接收电压vlo，以及晶体管m2的控制端子g2耦接至晶体管m2的第二端子s/d22。在一些实施例中，晶体管m2的排列被称为“二极管形式晶体管”，如上所述。在一些实施例中，晶体管m1用以提供放电路径p1给累积在i/o接脚121的电荷(未显示)。在一些实施例中，放电路径p1耦接于晶体管m1的第一端子s/d11与块状端子b1之间。在一些实施例中，晶体管m2用以提供放电路径p2给累积在i/o接脚122的电荷(未显示)。在一些实施例中，放电路径p2耦接于晶体管m1与m2的块状端子b1与块状端子b2之间，用以接收一低电压，其包含，例如，接地电压与/或系统低电压(例如，vss)。

在一实施例中，图2a中的i/o接脚121与122耦接至电路120中的内部晶体管的栅极。在一些实施例中，耦接至i/o接脚121与122的栅极的等效电阻远高于放电路径p1与p2的等效电阻。因此，在制程中，于i/o接脚121与122的过量电荷(未显示)将会通过放电路径p1与p2而不会通过耦接至i/o接脚121与122的栅极。等效地，电路120的内部晶体管的栅极被保护于过量电荷的破坏。

参考图2b。图2b为，依据本揭示文件的一些实施例，图2a中的二极管电路140的示意布图的示意图。为了易于理解，图2b的相似元件沿用图2a中的编码方式。在一些实施例中，二极管电路140的示意布图对应至二极管电路140的实际俯视图。在一些实施例中，图2b中的某些元件及/或结构(例如：区域210、接触点232等等)可能无法在二极管电路140的实际俯视图中被直接看到，但是可以通过图2b中二极管电路140可能包含图2b中显示的示意布图之下的结构、零件与/或元件的技术而理解。

如图2b所示，二极管电路140包含氧化定义(oxidedefinition：od)区210、栅极结构220与222，以及互相连结结构230。od区210形成为图2a中晶体管m1-m2的主动区。如图，在一从左至右的顺序，od区210的部分210a对应至晶体管m2的第一端子s/d21。od区210的部分210b对应至晶体管m1-m2的两个第二端子s/d12与s/d22。od区210的部分210c对应至晶体管m1的第一端子s/d11。等效地，晶体管m1-m2整体形成于od区210并且与彼此相邻。在一些实施例中，od区210形成于基板201上。在一些时实施例中，od区210以各种n型掺杂的半导体材料形成，以及基板201以p型半导体材料形成。在一些实施例中，基板201对应至图2a中晶体管m1-m2的块状端子b1与b2。

在此例中，部分210a与210c于基板201上形成并且与其接触。相应地，寄生二极管(未显示)形成于基板201与部分210a及210c之间，分别地，因而形成图2a中的放电路径p1-p2。若在图1中i/o接脚121与122上累积的电荷够多，寄生二极管将会破坏(或被开启)将此电荷放电。

栅极结构220及222形成于od区210之上。栅极结构220位于od区210的部分210b与210c之间。栅极结构222位于od区210的部分210a与210ba之间。栅极结构220对应至晶体管m1的控制端子g1，以及栅极结构222对应至晶体管m2的控制端子g2。在一些实施例中，栅极结构220及222以金属及多晶硅形成。各种适合形成栅极结构220及222的材料均在本揭示文件的范畴内。

互相连结结构230被设置以提供于栅极结构220与od区210的部分210b间，以及于栅极结构222与od区210的部分210d间的电性连结。

在一些实施例中，互相连结结构230包含接触点231-232。接触点231位于od区210的部分210b之上且与之耦接。接触点232形成于栅极结构220及222与接触点231之上。栅极结构220及222与接触点231经由接触点232互相耦接。换句话说，接触点232将栅极结构220及222与接触点231连结在一起。相应地，因接触点231-232，栅极结构220及222耦接至od区210的部分210b。等效地，于图2a中晶体管m1的第二端子s/d12与控制端子g1之间，以及于晶体管m2的第二端子s/d22与控制端子g2之间的连结形成。

在一些实施例中，接触点231更经由一或以上个接触点(未显示)与导电部分(未显示)耦接至电路(未显示)或外部信号源(未显示)，因而接收图2a中的电压vlo。在一些实施例中，接触点231-232以各种适合的导电材料设置。在一些实施例中，接触点232为金属接触点。

接触点231-232的设置与互相连结结构230的设置为示意的用途。各种接触点231-232的设置与互相连结结构230的设置均在本揭示文件的范畴内。

在一些实施例中，二极管电路140还包含假性栅极结构240及242。假性栅极结构240及242位于od区210之上且覆盖其边缘。在一些实施例中，假性栅极结构240及242在任何半导体装置中不做为栅极，其任何半导体包含，例如，晶体管m1-m2。假性栅极结构240及242与栅极结构220及222相互间格分开。在一些实施例中，假性栅极结构240及242与栅极结构220及222形成以增加材料密度，因而形成栅极结构240及242，因而改善合格率。在一些实施例中，假性栅极结构240及242可被舍弃。

在图2b中的实施例，二极管电路140的宽度以od区210的宽度与/或假性栅极结构240及242的宽度决定。在一些实施例中，od区210的宽度等于或小于约三倍多晶硅间距的距离。在一些实施例中，多晶硅间距表示栅极间距离。如图，多晶硅间距的距离呈现于对应栅极结构220与222之间。在一些实施例中，多晶硅间距的距离被定义于设计规则与/或代工厂已给的科技档案。

在一些实施例中，词汇“附近”、“大约”或“大体上”应普遍表示已给数值的百分之二十之内、百分之十之内或百分之五之内的范围。这些词汇表示的范围为示意的用途。各种以给数值的范围皆在本揭示文件的范畴内。图2b中多晶硅间距的距离为示意的用途。各种多晶硅间距的距离的定义皆在本揭示文件的范畴内。

在一些实施例中，二或以上个分开的二极管电路被设置以提供放电路径给不同i/o接脚上的过量电荷。在这些做法中，依设计规则定义的主动区之间的最小距离的限制，二极管电路的宽度为大于或等于七倍的多晶硅间距。相较于这些做法，图2b中二极管电路140的宽度更小。因此，芯片做为二极管电路140的面积可以被节省。

参考图3a。图3a为，依据本揭示文件的一些实施例，图1中二极管电路140的电路图。为了易于理解，图3a的相似元件沿用图2a中的编码方式。

如图3a所示，晶体管m1的第二端子s/d12与晶体管m2的第二端子s/d22用以接收电压v1。换句话说，相较于图2a，第二端子s/d12不耦接至控制端子g1，以及第二端子s/d22不耦接至控制端子g2。在一些实施例中，电压v1与电压vlo的电压差小于晶体管m1-m2的临界电压，因而晶体管m1及m2被此电压差关闭。在一些实施例中，电压v1大于或等于电压vlo，因而维持晶体管m1-m2被关闭。在一些实施例中，电压v1为系统高电压(例如，vdd)。在一些实施例中，电压v1为系统低电压(例如，vss)。

在图3a的实施例中，晶体管m1用以提供放电路径p1给图1中的i/o接脚121，以及晶体管m2用以提供放电路径p2给图1中的i/o接脚122。在图3a的实施例中，放电路径p1耦接于晶体管m1的第一端子s/d11与块状端子b1之间。放电路径p2耦接于晶体管m2的第一端子s/d21与块状端子b2之间。

参考图3b。图3b为，依据本揭示文件的一些实施例，图3a中二极管电路140的电路图。为了易于理解，图3b的相似元件沿用图2b与图3a中的编码方式。

相较于图2b，图3b中的互相连结结构230的设置被调整以对应至图3a。如图，接触点232横跨栅极结构220及222且不耦接于接触点231。接触点232将栅极结构220耦接至栅极结构222。换句话说，接触点232将栅极结构220及222连结在一起。在一些实施例中，图3b中互相连结结构230还包含耦接至接触点232的导电部分(未显示)，以及导电部分更耦接至电路或外部信号源(未显示)，因而接收电压vlo。

接触点231被设置以及耦接至od区210的部分210b。在一些实施例中，互相连结结构230还包含耦接至接触点231的导电部分(未显示)，以及导电部分更耦接至电路或外部信号源(未显示)，因而接收电压v1。在图3b的实施例中，二极管电路140的宽度等于或小于大约三倍的多晶硅间距。

参考图4a。图4a为，依据本揭示文件的一些实施例，图1中二极管电路140的电路图。为了易于理解，图4a的相似元件沿用图2a中的编码方式。

相较于图2a或图3a，图4a中的二极管电路140仅包含晶体管m1。在图4a的实施例中，晶体管m1的第二端子耦接至图1的i/o接脚122。在一些实施例中，晶体管m1的第一端子s/d11用以提供放电路径p1给i/o接脚121。一些实施例中，晶体管m1的第二端子s/d12用以提供放电路径p2给i/o接脚122。如图，放电路径p1耦接于晶体管m1的第一端子s/d11与块状端子b1之间，以及放电路径p2耦接于晶体管m1的第二端子s/d12与块状端子b2之间。

参考图4b。图4b为，依据本揭示文件的一些实施例，图4a中二极管电路140的电路图。为了易于理解，图4b的相似元件沿用图2b与图3a中的编码方式。

相较于图2b或图3b，图4b中的互相连结结构230与od区210的设置被调整以对应至图4a。如图4b所示，二极管电路140仅包含栅极结构220与接触点232，以及od区210仅包含部分210a及210b。栅极结构220形成于od区210之上以及部分210a及210b之间，以及对应至图4a的控制端子g1。od区210的部分210a对应至图4a中晶体管m1的第二端子s/d12。在一些实施例中，部分210a可能通过接触点(未显示)与/或导电部分(未显示)被耦接至i/o接脚122。od区210的部分210b对应至图4a中晶体管m1的第一端子s/d11。在一些实施例中，部分210b可能通过接触点(未显示)与/或导电部分(未显示)被耦接至i/o接脚121。

接触点232依据栅极结构220设置。接触点232被设置以耦接至栅极结构220。在一些实施例中，互相连结结构230还包含耦接至接触点232的导电部分(未显示)，以及导电部分更耦接至电路或外部信号源(未显示)，因而接收电压vlo。

在此例中，部分210a与210c于基板201上形成并且与其接触。相应地，寄生二极管(未显示)形成于基板201与部分210a及210c之间，分别地，因而形成图2a中的放电路径p1-p2。若在图1中i/o接脚121与122上累积的电荷够多，寄生二极管将会破坏(或被开启)将此电荷放电。

在图4b的实施例中，二极管电路140的宽度等于或小于大约两倍的多晶硅间距。相较于图2b或图3b的实施例，二极管电路140的宽度可被更加减少。

为了易于理解，于上述实施例揭露的晶体管m1-m2为n型晶体管。可以通过上述的可用p型晶体管设置的实施例的技术而被理解。例如，在用p型晶体管设置的上述的晶体管m1-m2的情况下，块状端子可对应至基板上的n型井，以及上述的电压vlo及/或v1对应地被调整至足以将晶体管m1-m2关闭。使用各种型的晶体管于上述的实施例均在本揭示文件的范畴内。

图2b、图3b及图4b所示的互相连结结构230为示意的用途。互相连结结构230的设置与排列，依据实际科技程序，可被调整、替换、或交换，其皆不超出本揭示文件的精神与范畴。相应地，各种互相连结结构230的设置与排列均在本揭示文件的范畴内。

图5为，依据本揭示文件的一些实施例，方法500的流程图。为了易于理解，参考图2a至图5，以及方法500的操作用二极管电路140来描述。在一些实施例中，方法500包含操作s510、s520与s530。

操作s510中，二极管电路耦接于电路的两个i/o接脚之间。如图1所示，二极管电路140被设置以耦接于电路120的i/o接脚121及122之间。

操作s520中，二极管电路的晶体管用以被关闭。如图2a所示，晶体管m1-m2的控制端子g1-g2与第二端子s/d12及s/d22被设置以接收相同电压vlo，因而二极管电路140的晶体管m1-m2维持关闭。在图3a的替代的实施例中，晶体管m1及m2的控制端子g1-g2被设置以接收电压vlo，以及晶体管m1-m2的第二端子s/d12及s/d22被设置以接收相同电压v1。晶体管m1及m2通过电压vlo与电压v1之间的电压差用以被维持关闭状态。在图4a所述的一些更多的实施例中，当第二端子s/d11与第二端子s/d12耦接于i/o接脚121及122间时，晶体管m1通过电压vlo可被维持关闭。因操作s520，电路120的操作将不会被二极管电路140影响。

继续参考图5，操作s530中，二极管电路提供放电路径给电路的i/o接脚。如图2a及图3a所述，晶体管m1提供放电路径p1给i/o接脚121。放电路径p1耦接于晶体管m1的i/o接脚121与块状端子b1之间，以用于分流累积在i/o接脚121的过量电荷。晶体管m2提供放电路径p2给i/o接脚122，放电路径p2耦接于晶体管m2的i/o接脚122与块状端子b2之间，以用于分流累积在i/o接脚122的过量电荷。相应地，在图4a的一些其他的实施例中，晶体管m1提供放电路径p1-p2。在图4a中，放电路径p1耦接于i/o接脚121与块状端子b1之间，以及放电路径p2耦接于i/o接脚122与块状端子b1之间。

上述的方法500包含具体的操作，但是方法500的操作不必操作于已述的顺序。依据本揭示文件的实施例的精神与范畴，于本揭示文件中已述的方法500的操作的顺序可被改变，或操作可被适当地同时或部分同时执行。

如上所述，已述的二极管电路在不影响电路的操作下可提供放电路径给电路。再者，已述的二极管电路可被设置于小尺寸芯片上。相应地，使用已述的二极管电路的装置的成本可被节省。

在本文件中，词汇“耦接”也可表示为“电性耦接”以及词汇“连结”可表示为“电性连结”。“耦接”与“连结”也可被用于表示二或以上个元件相互操作或相互作用。

在一些实施例中，一装置被揭露，且此装置包含二极管电路。二极管电路耦接于电路的第一输入/输出(i/o)接脚与第二输入/输出(i/o)接脚之间，并用以被关闭。二极管电路用以提供第一放电路径给电路的第一i/o接脚，并提供第二放电路径给电路的第二i/o接脚。

在一些实施例中，上述的二极管装置中，二极管电路包含第一晶体管与第二晶体管。第一晶体管耦接于节点与第一i/o接脚之间。第二晶体管耦接于节点与第二i/o接脚之间，其中节点、第一晶体管的控制端子以及第二晶体管的控制端子用以接收第一电压，以关闭第一晶体管与第二晶体管。

在一些实施例中，上述的二极管装置中，第一晶体管与第二晶体管包含主动区、第一栅极结构、第一栅极结构与互相连结结构。主动区包含第一部分、第二部分与第三部分，其中主动区的第二部分对应至节点。第一栅极结构设置于主动区之上与于主动区的第一部分与第二部分之间，以及用以操作为第一晶体管的控制端子。第二栅极结构设置于主动区之上与于主动区的第二部分与第三部分之间，以及用以操作为第二晶体管的控制端子。互相连结结构设置以使第一栅极结构、第二栅极结构与主动区的第二部分相互耦接。

在一些实施例中，上述的二极管装置中，第一放电路径位于第一i/o接脚与第一晶体管的块状端子之间，且第二放电路径位于第二i/o接脚与第二晶体管的块状端子之间。

在一些实施例中，上述的二极管装置中，二极管电路的宽度等于或小于大约三倍的多晶硅间距的距离。

在一些实施例中，上述的二极管装置中，二极管电路包含第一晶体管与第二晶体管。第一晶体管耦接于节点与第一i/o接脚之间。第二晶体管耦接于节点与第二i/o接脚之间。其中节点用以接收第一电压，以及第一晶体管的控制端子与第二晶体管的控制端子用以接收第二电压，其中第一电压与第二电压之间的电压差用以关闭第一晶体管与第二晶体管。

在一些实施例中，上述的二极管装置中，其中第一晶体管与第二晶体管包含主动区、第一栅极结构、第二栅极结构与互相连结结构。主动区包含第一部分、第二部分与第三部分，其中主动区的第二部分对应至节点。第一栅极结构设置于主动区之上与于主动区的第一部分与第二部分之间，以及用以操作为第一晶体管的控制端子。第二栅极结构设置于主动区之上与于主动区的第二部分与第三部分之间，以及用以操作为第二晶体管的控制端子。互相连结结构设置以将第一栅极结构耦接至第二栅极结构。

在一些实施例中，上述的二极管装置中，其中二极管电路包含晶体管。晶体管耦接于第一i/o接脚与第二i/o接脚之间，其中晶体管的控制端子用以接收电压，以用于关掉晶体管。

在一些实施例中，上述的二极管装置中，其中第一放电路径位于第一i/o接脚与晶体管的块状端子之间，以及第二放电路径位于该第二i/o接脚与晶体管的块状端子之间。

在一些实施例中，上述的二极管装置中，其中晶体管包含主动区、第一栅极与互相连结结构。主动区包含第一部分与第二部分。第一栅极结构设置于主动区之上与于主动区的第一部分与第二部分之间，以及用以操作为晶体管的控制端子。互相连结结构设置以将电压传输至栅极结构。

在一些实施例中，上述的二极管装置中，其中二极管电路的宽度等于或小于大约两倍的多晶硅间距的距离。

亦揭露一二极管电路其包含第一晶体管、第二晶体管与主动区。第一晶体管耦接至第一i/o接脚，以提供第一放电路径给第一i/o接脚。第二晶体管耦接至第二i/o接脚与第一晶体管。第一晶体管与第二晶体管形成于主动区中并且互相相邻。

在一些实施例中，上述的二极管电路中，其中第一晶体管包含第一栅极结构其设置于主动区之上以及用以接收第一电压，以用于关掉第一晶体管。

在一些实施例中，上述的二极管电路中，其中第二晶体管包含第二栅极其结构设置于主动区之上以及用以接收第一电压，以用于关掉第二晶体管。

在一些实施例中，上述的二极管电路中，其中主动区的部分位于第一栅极结构与第二栅极结构之间，以及主动区的部分用以接收第二电压，以用于关掉第一晶体管与第二晶体管，或主动区的部分耦接于第一栅极结构与第二栅极结构之间以用于接收第一电压。

亦揭露一方法其包含如下的操作。一或以上个形成于主动区上并且互相相邻的晶体管，其耦接于电路的第一输入/输出(i/o)接脚与第二输入/输出(i/o)接脚之间。一或以上个晶体管为关闭状态以提供第一放电路径给第一i/o接脚以及提供第二放电路径给第二i/o接脚。

在一些实施例中，上述的方法中，其中一或多个晶体管包含第一晶体管与第二晶体管。关掉一或多个晶体管包含传输第一电压至节点，以用于关掉第一晶体管与第二晶体管，节点耦接至第一晶体管的第一端子的控制端子与第二晶体管的第一端子的控制端子。其中第一晶体管的第二端子耦接至第一i/o接脚，以及第二晶体管的第二端子耦接至第二i/o接脚。

在一些实施例中，上述的方法中，其中一或多个晶体管包含第一晶体管与第二晶体管。关掉一或多个晶体管包含传输第一电压至第一晶体管的控制端子与第二晶体管的控制端子，以及传输第二电压至第一晶体管的第一端子与第二晶体管的第一端子，以通过第一电压与第二电压的电压差来关掉第一晶体管与第二晶体管。其中第一晶体管的第二端子耦接至第一i/o接脚，以及第二晶体管的第二端子耦接至第二i/o接脚。

在一些实施例中，上述的方法中，其中一或多个晶体管包含晶体管其耦接于第一i/o接脚与第二i/o接脚之间。以及关掉一或多个晶体管包含传输电压至晶体管的控制端子，以用于关掉晶体管。

在一些实施例中，上述的方法中，其中第一放电路径耦接于一或多个晶体管的第一端子与一或多个晶体管的块状端子之间，以及第二放电路径耦接于一或多个晶体管的第二端子与一或多个晶体管的块状端子之间。

虽然本发明的实施例已揭露如上，然其并非用以限定本发明实施例，任何熟悉此技艺者，在不脱离本发明实施例的精神和范围内，当可做些许的更动与润饰，因此本发明实施例的保护范围当以所附的权利要求书所界定的范围为准。