PMOS晶体管及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种pmos晶体管及其形成方法。

背景技术：

在集成电路制造过程中，形成半导体器件结构后，需要将各半导体器件连接在一起形成电路。随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作常规电路所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与半导体器件结构的导通是通过互连结构实现的。互连结构包括互连线和位于接触孔内的插塞，接触孔内的插塞用于连接半导体器件，互连线将不同半导体器件上的插塞连接起来，从而形成电路。

随着集成电路工艺节点不断缩小，器件尺寸的减小、插塞的接触面积越来越小，插塞与晶体管源漏掺杂区之间的接触电阻随之增大，为了减小插塞和源漏掺杂区之间的接触电阻，金属硅化物被引入插塞和源漏掺杂区之间。

但是即使引入金属硅化物，现有技术所形成半导体器件中pmos晶体管的接触电阻依旧较大，从而影响了所形成半导体结构的电学性能。

技术实现要素：

本发明解决的问题是提供一种pmos晶体管及其形成方法，以减小插插塞和源漏掺杂区之间的接触电阻，改善所形成半导体结构的性能。

为解决上述问题，本发明提供一种pmos晶体管的形成方法，包括：

提供衬底；在所述衬底上形成栅极结构；在所述栅极结构两侧的衬底上形成第一外延层和位于所述第一外延层上的第二外延层，所述第二外延层内掺杂有调制离子。

可选的，所述调制离子为ni或al。

可选的，所述第二外延层厚度与所述第一外延层厚度的比值在8:1到12:1范围内。

可选的，所述第二外延层的厚度在1nm到10nm范围内。

可选的，所述第二外延层中所述调制离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

可选的，所述第二外延层中还掺杂有修复离子，所述修复离子为pt。

可选的，所述第二外延层中所述修复离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

可选的，形成所述第一外延层和所述第二外延层的步骤包括：在所述栅极结构两侧的衬底上行形成开口；通过第一外延工艺向所述开口内填充半导体材料，以形成所述第一外延层；通过第二外延工艺在所述第一外延层上形成所述第二外延层。

可选的，在所述第二外延工艺的过程中进行原位掺杂。

可选的，所述第二外延工艺过程中所采用工艺气体包括第一掺杂气体；所述调制离子为ni，所述第一掺杂气体为ni(mec(ntbu)2)2；所述调制离子为al，所述第一掺杂气体为(ch3)2alh。

可选的，所述第二外延工艺过程中所采用工艺气体还包括第二掺杂气体，所述第二掺杂气体为mecpptme3。

可选的，在同一工艺腔中进行所述第二外延工艺和所述第二外延工艺。

可选的，形成所述第一外延层和所述第二外延层之后，还包括：形成金属前驱层，所述金属前驱层覆盖部分所述第二外延层；进行退火处理，使至少部分厚度的所述第二外延层与所述金属前驱层反应以形成连接层。

相应的，本发明还提供一种pmos晶体管，包括：

衬底；栅极结构，所述栅极结构位于所述衬底上；第一外延层，所述第一外延层位于所述栅极结构两侧的衬底上；第二外延层，所述第二外延层位于所述第一外延层上，且所述第二外延层内掺杂有调制离子。

可选的，所述调解离子为镍离子或铝离子。

可选的，所述第二外延层厚度与所述第一外延层厚度的比值在8:1到12:1范围内。

可选的，所述第二外延层的厚度在1nm到10nm范围内。

可选的，所述第二外延层中所述调制离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

可选的，所述第二外延层中还掺杂有修复离子，所述修复离子为pt。

可选的，所述第二外延层中所述修复离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

与现有技术相比，本发明的技术方案具有以下优点：

所述第二外延层与所述第一外延层共同构成所形成pmos晶体管的源漏掺杂区，所述第二外延层位于所述第一外延层上，因此后续所形成插塞与所述第二外延层接触相连。由于所述第二外延层内具有调制离子，所述调制离子能够有效降低后续所形成插塞和所述第二外延层之间的肖特基势垒，从而能够有效减小后续所形成插塞和所形成pmos晶体管源漏掺杂区之间的接触电阻，有利于改善所形成半导体结构的性能。

本发明可选方案中，所述修复离子为ni，所述第二外延层中还掺杂有修复离子，所述修复离子为pt；因此所述修复离子的加入，能够有效抑制所述第二外延层中尖峰缺陷(spikedefect)的形成，从而能够有效提高后续所形成连接层的质量，有利于降低尖端放电现象发生的几率，有利于所形成半导体结构性能的改善。

本发明可选方案中，所述修复离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。所述修复离子的掺杂浓度不宜太大也不宜太小。所述修复离子的掺杂浓度太小，则可能会影响所述修复离子对尖峰缺陷的抑制效果，可能会导致所形成第二外延层中尖峰缺陷的出现，增大所形成半导体结构中尖端放电现象出现的几率，从而容易影响所形成半导体结构的稳定性和性能；所述修复离子的掺杂浓度太大，则可能会影响所形成pmos晶体管源漏掺杂区的性能以及所形成连接层的性能，从而容易造成所形成半导体结构性能的退化。

附图说明

图1至图4是本发明pmos晶体管形成方法一实施例各个步骤所对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术即使引入金属硅化物，所形成半导体器件中的pmos晶体管存在插塞和源漏掺杂区之间接触电阻过大的问题。现结合一种pmos晶体管的结构分析其接触电阻过大问题的原因：

如背景技术中所述，为了降低日益见效的插塞与晶体管源漏掺杂区之间的接触电阻，通常情况下会在插塞和源漏掺杂区之间接触的区域形成连接层。一般情况下，连接层通常为硅钛化合物(ti-silicide)。

对于nmos晶体管，硅钛化合物能够有效降低插塞和源漏掺杂区材料之间的肖特基势垒，从而能够有效减小插塞和源漏掺杂区之间的接触电阻；但是与pmos晶体管而言，硅钛化合物无法有效降低插塞和源漏掺杂区之间的肖特基势垒高度(sehottkybarrierheight，sbh)，从而影响了两者之间接触电阻的降低，影响了所形成半导体结构的性能。

为解决所述技术问题，本发明提供一种pmos晶体管及其形成方法，通过在所述第二外延层掺杂调制离子，以降低后续所形成插塞和所述第二外延层之间的肖特基势垒，减小两者之间的接触电阻，进而改善所形成半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图1至图4，示出了本发明pmos晶体管形成方法一实施例各个步骤所对应的剖面结构示意图。

参考图1，提供衬底110。

所述衬底110用于提供工艺操作平台。

需要说明的是，本实施例中，所述衬底110包括用于形成pmos晶体管的pmos区域102。此外，如图1所示，所述衬底110还包括用于形成nmos晶体管的nmos区域101。具体的，所述pmos区域102和所述nmos区域101相邻设置。但是本发明其他实施例中，所述pmos区域和所述nmos区域也可以不相邻设置。

本实施例中，所述pmos晶体管为鳍式场效应晶体管，所以所述衬底110上还形成有鳍部120。具体的，所述pmos区域102和所述nmos区域101的衬底110上均形成有所述鳍部120。本发明其他实施例中，所述pmos晶体管也可以是平面晶体管，所述衬底为平面衬底。

本实施例中，所述衬底110的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。

所述鳍部120用于提供所形成晶体管的沟道。

本实施例中，所述鳍部120的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。

具体的，所述衬底110和所述鳍部120可以同时形成。形成所述衬底110和所述鳍部120的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底110以及位于所述衬底110上的鳍部120。

本实施例中，所述pmos晶体管还包括：隔离层(图中未标示)，位于相邻鳍部120之间的所述衬底110上。

所述隔离层覆盖所述鳍部120的部分侧壁，且所述隔离层顶部低于所述鳍部120顶部。所述隔离层作为半导体结构的隔离层，能够在相邻器件以及相邻鳍部之间起到电学隔离的作用。所述隔离层位于所述鳍部120露出的所述衬底110上，且所述隔离层的高度低于所述鳍部120的高度。

本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，形成所述隔离层的步骤包括：在所述鳍部120露出的所述衬底110上形成隔离材料层(图中未标示)，所述隔离材料层覆盖所述鳍部120的顶部；研磨去除所述鳍部120顶部上的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度，露出所述鳍部120的顶部以及部分侧壁，形成所述隔离层；去除所述鳍部掩膜层，以露出所述鳍部120的顶部。

继续参考图1，在所述衬底110上形成栅极结构130。

所述栅极结构130用于控制所形成半导体结构沟道的导通和截断。

本实施例中，所述衬底110上具有所述鳍部120，因此所述栅极结构130横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。此外，所述衬底110包括所述nmos区域101和所述pmos区域102，所以在所述nmos区域101和所述pmos区域102上形成所述栅极结构130。

本实施例中，所述栅极结构130为多晶硅栅极结构。所述栅极结构130包括位于所述衬底110上的栅介质层(图中未标示)和位于所述栅介质层上的栅电极(图中未标示)。其中，所述栅介质层的材料为氧化硅，所述栅电极的材料为多晶硅。

本发明其他实施例中，所述栅极结构还可以为金属栅极结构，包括位于所述衬底上的栅介质层、位于所述栅介质层上的功函数层、以及位于所述功函数层上的电极层。其中，所述栅介质层的材料可以为高k介质材料；所述功函数层的材料为p型功函数材料，功函数范围为5.1ev至5.5ev，具体可以选自tin、tan、tasin和tisin中的一种或几种；所述电极层的材料可以选自w、al、cu、ag、au、pt、ni和ti中的一种或多种。

具体的，本实施例中，所述衬底110上还具有所述鳍部120，所以形成所述栅极结构130的步骤包括：形成位于所述鳍部120表面的介质材料层；在所述介质层材料层上形成电极材料层；依次刻蚀所述电极材料层和所述介质材料层，至露出所述鳍部120的部分表面，并形成所述栅极结构130。

需要说明的是，本实施例中，形成所述栅极结构130之后，所述形成方法还包括：在所述栅极结构130的侧壁上形成侧墙(图中未标示)，以保护所述栅极结构，并定义后续所形成源漏掺杂区的位置。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。本发明其他实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙也可以为叠层结构。

参考图2和图3，在所述栅极结构130两侧的衬底110上形成第一外延层141和位于所述第一外延层141上的第二外延层142，所述第二外延层142内掺杂有调制离子。

所述第一外延层141和所述第二外延层142用于构成所形成pmos晶体管的源漏掺杂区140。

由于所述第二外延层141内具有调制离子，所述调制离子能够有效降低后续所形成插塞和所述第二外延层141之间的肖特基势垒，从而能够减小后续插塞和漏掺杂区之间的接触电阻，有利于改善所形成半导体结构的性能。

需要说明的是，本实施例中，所述衬底110包括所述pmos区域102和所述nmos区域101，所以形成所述侧墙之后，形成所述第一外延层141之前，所述形成方法还包括：在所述nmos区域101上形成掩膜层(图中未标示)。

所述掩膜层保形覆盖nmos区域101上的所述鳍部120和所述栅极结构130，以保护所述nmos区域101上的结构，防止所述第一外延层141和所述第二外延层142的形成工艺对所述nmos区域101上的结构造成不良影响。

具体的，所述掩膜层的材料为氮化硅，通过原子层沉积的方式形成。本发明其他实施例中，所述掩膜层的材料还可以选自氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。所述掩膜层的材料与所述鳍部120的材料不同，所述掩膜层的材料与所述隔离层的材料也不相同。形成所述掩膜层还可以为化学气相沉积或物理气相沉积等其他膜层沉积工艺。

本实施例中，所述调制离子为ni。本发明其他实施例中，所述调制离子还可以为al。ni或al的掺杂，能够降低所述第二外延层142和所述插塞之间的肖特基势垒，以达到减小接触电阻的目的。

具体的，所述第二外延层142中所述调制离子的掺杂浓度在5e12atom/cm³到5e14atom/cm范围内，也就是说，所述第二外延层142中ni的掺杂浓度在5e12atom/cm³到5e14atom/cm范围内。

所述调制离子的掺杂浓度不宜太高也不宜太低。所述调制离子的掺杂浓度如果太低，则可能会影响所述调制离子对后续所形成插塞和源漏掺杂区140之间肖特基势垒降低的功能，不利于减小插塞和源漏掺杂区140之间接触电阻的降低；所述调制离子的掺杂浓度如果太高，则可能会增大所述第二外延层142中尖峰缺陷形成的几率，也可能会影响所述第一外延层141和第二外延层142所构成源漏掺杂区140的性能，可能会影响所形成pmos晶体管的性能。

需要说明的是，所述第二外延层142所占比例的高低，会影响所构成源漏掺杂区140的性能，从而影响所形成半导体结构之间的性能。本实施例中，所述第二外延层140厚度与所述第一外延层140厚度的比值在8:1到12:1范围内。

所述第二外延层140厚度与所述第一外延层140厚度的比值不宜太高也不宜太大。

所述第二外延层140厚度与所述第一外延层140厚度的比值如果太高，则所述源漏掺杂区140内所述第二外延层140占比太高，所述第二外延层140内的调制离子可能会对所述源漏掺杂区140造成金属离子污染，从而造成所述源漏掺杂区140的性能退化；所述第二外延层140厚度与所述第一外延层140厚度的比值如果太低，则所述第二外延层140厚度过小，可能会影响对后续所形成插塞和源漏掺杂区140之间肖特基势垒降低的功能，不利于减小插塞和源漏掺杂区140之间接触电阻的降低。

具体的，本实施例中，所述第二外延层142的厚度在1nm到10nm范围内。

需要说明的是，本实施例中，所述第二外延层142中还掺杂有修复离子。所述修复离子用于抑制所述第二外延层142中尖峰缺陷(spikedefect)的形成，从而能够有效提高所述第二外延层142的质量，有利于降低尖端放电现象发生的几率，有利于所形成半导体结构性能的改善。具体的，所述修复离子为pt。

具体的，所述第二外延层142中所述修复离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

所述修复离子的掺杂浓度不宜太大也不宜太小。所述修复离子的掺杂浓度太小，则可能会影响所述修复离子对尖峰缺陷的抑制效果，可能会导致所形成第二外延层142中尖峰缺陷的出现，增大所形成半导体结构中尖端放电现象出现的几率，从而容易影响所形成半导体结构的稳定性和性能；所述修复离子的掺杂浓度太大，则可能会对所述源漏掺杂区140造成金属离子污染，可能会影响所述源漏掺杂区140的性能以及后续所形成连接层的性能，从而容易造成所形成半导体结构性能的退化。

具体的，形成所述第一外延层141和所述第二外延层142的步骤包括：如图2所示，在所述栅极结构130两侧的衬底110上行形成开口143；参考图3，通过第一外延工艺向所述开口143内填充半导体材料，以形成所述第一外延层141；通过第二外延工艺在所述第一外延层141上形成所述第二外延层142。

所述开口143用于为所述第一外延层141和所述第二外延层142的形成提供工艺空间。

本实施例中所述衬底110上还形成有所述鳍部120，所以形成所述开口143的步骤包括：以所述掩膜层为掩膜，刻蚀所述pmos区域102上所述栅极结构130两侧的所述鳍部120，形成位于所述栅极结构130两侧鳍部120内的所述开口143。

所述第一外延工艺和所述第二外延工艺用于向所述开口143内填充半导体材料，从而分别形成所述第一外延层141和所述第二外延层142。

具体的，所述第一外延层141的材料为p型掺杂的si或sige，其中掺杂离子可以为b、ga或in。所以所述第一外延工艺的步骤包括：通过外延生长的方式向所述开口143中填充si或sige；并且在所述第一外延工艺的过程中进行原位掺杂(in-situdope)。

需要说明的是，本发明其他实施例中，所述第一外延层141也可以通过离子注入等其他方式实现掺杂，所以形成所述第一外延层的步骤包括：通过外延生长的方式向所述开口中填充si或sige，以形成第一半导体层；形成所述第一半导体层之后，对所述第一半导体层进行离子注入，以形成所述第一外延层。

所述第一外延层141中掺杂离子的浓度以及所述第一外延工艺的具体工艺参数与所形成pmos晶体管的具体性能要求相关，即与所形成pmos晶体管的设计相关。本发明在此不再赘述。

所述第二外延层142的材料为p型掺杂的si或sige，而且所述第二外延层142中还掺杂有所述调制离子，所以所述第二外延工艺的步骤包括：通过外延生长的方式在所述第一外延层142上形成第二外延层142；并且在所述第二外延工艺的过程中进行原位掺杂。

本实施例中，所述调制离子为ni，所以所述第二外延工艺过程中所采用工艺气体包括第一掺杂气体，所述第一掺杂气体为ni(mec(ntbu)2)2。需要说明的是，本发明其他实施例中，所述调制离子还可以为al，所以所述第一掺杂气体还可以为(ch3)2alh。

此外，所述第二外延工艺过程中，所采用的工艺气体还包括：nh3和h2。所以所述第二外延工艺中所采用的工艺气体为包括所述第一掺杂气体、nh3和h2的混合气体。

所述第二外延层142内还掺杂有所述修复离子，所述修复离子为pt，所以所述第二外延工艺过程中所采用工艺气体还包括第二掺杂气体，所述第二掺杂气体为mecpptme3。

需要说明的是，本实施例中，在同一工艺腔中进行所述第一外延工艺和所述第二外延工艺，从而能够有效减少工艺步骤，提供工艺效率，而且还可以保证所述源漏掺杂区140形成过程的稳定性，有利于提高所形成pmos晶体管的性能。

此外，本实施例中，所述第一外延工艺和所述第二外延工艺连续进行。也就是说，在进行所述第一外延工艺之后，随即向工艺腔内通入所述第一掺杂气体以及所述第二掺杂气体，开始进行第二外延工艺，从而能够有效保证所述第一外延层141和所述第二外延层142之间的连接，保证所述源漏掺杂区140的完整性，有利于器件性能的改善。所以所述第一外延工艺和所述第二外延工艺的过程，可以看成一个外延生长过程，只是在所述外延生长过程的后期通入所述第一掺杂气体和所述第二掺杂气体。

参考图4，本实施例中，形成所述第一外延层141和所述第二外延层142之后，所述形成方法还包括：形成金属前驱层，所述金属前驱层覆盖部分所述第二外延层142；进行退火处理，使至少部分厚度的所述第二外延层142与所述金属前驱层反应以形成连接层160。

需要说明的是，本实施例中，形成所述第一外延层141和所述第二外延层142之后，形成所述金属前驱层之前，所述形成方法还包括：在所述nmos区域101上栅极结构130两侧的鳍部120内形成第三外延层(图中未标示)。

所述第三外延层用于构成所形成nmos晶体管的源漏掺杂区。

所述第三外延层的材料为n型掺杂的si或sic，其中掺杂离子可以为p、as或sb。所以形成所述第三外延层的步骤包括：在所述nmos区域101上栅极结构130两侧的鳍部120内形成开口(图中未示出)；通过外延生长的方式向所述开口内填充si或sic；在所述外延生长的过程中，进行原位掺杂，以形成所述第三外延层。

需要说明的是，本实施例中，以先形成pmos区域102上的源漏掺杂区140，后形成nmos区域101上的源漏掺杂区，为例进行说明。在这种工艺顺序中，如图4所示，所述pmos区域101上所述栅极结构130的侧壁上仅形成有侧墙，而所述nmos区域101上所述栅极结构130的侧壁上不仅形成有侧墙，还形成有掩膜层，因此所述pmos区域102上的源漏掺杂区140与所述栅极结构130之间距离更短，更接近于栅极结构130下方的沟道区域，从而有利于提高所形成沟道内载流子的迁移率，有利于短沟道效应的抑制。

所以，形成所述第三外延层之后，在所述源漏掺杂区140上形成层间介质层150。

所述层间介质层150用于实现相邻半导体结构之间以及相邻金属结构之间的电隔离。

本实施例中，所述层间介质层150的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。

具体的，所述衬底110上还具有所述鳍部120，相邻鳍部120之间填充有隔离层，所述鳍部120上还形成有栅极结构130。所以所述层间介质层150填充于相临栅极结构130之间，位于所述衬底110、所述鳍部120、所述隔离层以及所述源漏掺杂区140上，并且所述层间介质层150的顶部高于所述栅极结构130的顶部。

需要说明的是，本发明其他实施例中，采用后栅工艺时，所述栅极结构为伪栅结构，所以形成所述层间介质层的步骤包括：形成所述nmos区域上源漏掺杂区之后，在所述伪栅结构露出的衬底上形成第一介质层，所述第一介质层露出所述伪栅结构；去除所述伪栅结构，在所述第一介质层内形成栅极开口；在所述栅极开口内形成栅极结构；在所述第一介质层和所述栅极结构上形成第二介质层，所述第二介质层和所述第一介质层用于形成所述层间介质层。

所述第一介质层用于实现相邻半导体结构之间电隔离，还用于定义所述栅极结构的尺寸和位置；所述第二介质层用于实现相邻半导体结构之间的电隔离。

由于所述第一介质层和所述第二介质层用于形成所述层间介质层，所以所述第一介质层和所述第二介质层的材料均为氧化硅。本发明其他实施例中，所述第一介质层和所述第二介质层也可以为其他相同或者不同的绝缘材料。

在所述栅极开口内形成栅极结构的技术方案，可以参考前述实施例内栅极结构的技术方案，本发明在此不再赘述。

形成所述层间介质层150之后，形成贯穿所述层间介质层150的接触孔(图中未标示)，所述接触孔底部露出所述pmos区102和所述nmos区上的源漏掺杂区。

所述接触孔用于露出所述源漏掺杂区，从而为后续插塞的形成提供工艺基础。

本实施例中，所述pmos区域上的源漏掺杂区140包括所述第一外延层141和所述第二外延层142，所述第二外延层142位于所述第一外延层141上；所以所述pmos区域上的层间介质层150内的接触孔底部露出所述第二外延层142。

形成所述接触孔之后，在所述nmos区域101和所述pmos区域102的源漏掺杂区上形成金属前驱层(图中未标示)。

所述金属前驱层用于与所述源漏掺杂区的部分材料反应形成连接层160，以减小后续所形成插塞和所述源漏掺杂区之间的接触电阻。具体的，在所述接触孔底部和侧壁上形成所述金属前驱层。本实施例中，所述前驱金属层的材料为ti。形成所述前驱金属层的具体技术方案与现有技术相同，本发明在此不再赘述。

形成所述金属前驱层之后，进行退火处理，所述退火处理使所述金属前驱层和部分厚度的源漏掺杂区材料发生反应，从而形成连接层160：对于nmos区域101所形成的nmos晶体管而言，所述连接层160的材料为硅钛化合物，从而能够有效降低插塞和源漏掺杂区材料之间的肖特基势垒，从而能够有效减小插塞和源漏掺杂区之间的接触电阻；而对于pmos区域102所形成的pmos晶体管而言，所述连接层160的材料为掺杂有一定剂量调制离子的硅钛化合物，所述调制离子的掺杂能够有效降低插塞和源漏掺杂区140材料之间的肖特基势垒，从而也能够有效减小插塞和源漏掺杂区之间的接触电阻。因此所述所述调制离子的掺杂，有利于改善所形成半导体结构的性能。

所述退火处理的具体技术方案与现有技术相同，本发明在此不再赘述。

形成所述连接层160之后，向形成有所述连接层160的接触孔内填充导电材料，以形成插塞170。

所述插塞170用于实现源漏掺杂区与外部电路的电连接。所述插塞170的材料选自钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种。

参考图4，示出了本发明pmos晶体管一实施例的剖面结构示意图。

所述pmos晶体管包括：

衬底110；栅极结构130，所述栅极结构130位于所述衬底110上；第一外延层141，所述第一外延层141位于所述栅极结构130两侧的衬底110上；第二外延层142，所述第二外延层142位于所述第一外延层141上，且所述第二外延层142内掺杂有调制离子。

所述衬底110用于提供工艺操作平台。

需要说明的是，本实施例中，所述衬底110包括用于形成pmos晶体管的pmos区域102。此外，如图1所示，所述衬底110还包括用于形成nmos晶体管的nmos区域101。具体的，所述pmos区域102和所述nmos区域101相邻设置。但是本发明其他实施例中，所述pmos区域和所述nmos区域也可以不相邻设置。

本实施例中，所述pmos晶体管为鳍式场效应晶体管，所以所述衬底110上还形成有鳍部120。具体的，所述pmos区域102和所述nmos区域101的衬底110上均形成有所述鳍部120。本发明其他实施例中，所述pmos晶体管也可以是平面晶体管，所述衬底为平面衬底。

本实施例中，所述衬底110的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。

所述鳍部120用于提供所形成晶体管的沟道。

本实施例中，所述鳍部120的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。

本实施例中，所述pmos晶体管还包括：隔离层(图中未标示)，位于相邻鳍部120之间的所述衬底110上。

所述隔离层覆盖所述鳍部120的部分侧壁，且所述隔离层顶部低于所述鳍部120顶部。所述隔离层作为半导体结构的隔离层，能够在相邻器件以及相邻鳍部之间起到电学隔离的作用。所述隔离层位于所述鳍部120露出的所述衬底110上，且所述隔离层的高度低于所述鳍部120的高度。

本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

所述栅极结构130用于控制所形成半导体结构沟道的导通和截断。

本实施例中，所述衬底110上具有所述鳍部120，因此所述栅极结构130横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。此外，所述衬底110包括所述nmos区域101和所述pmos区域102，所以在所述nmos区域101和所述pmos区域102上形成所述栅极结构130。

本实施例中，所述栅极结构130为多晶硅栅极结构。所述栅极结构130包括位于所述衬底110上的栅介质层(图中未标示)和位于所述栅介质层上的栅电极(图中未标示)。其中，所述栅介质层的材料为氧化硅，所述栅电极的材料为多晶硅。

需要说明的是，本实施例中，所述栅极结构130侧壁上还具有侧墙(图中未标示)，以保护所述栅极结构，并定义后续所形成源漏掺杂区的位置。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。本发明其他实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙也可以为叠层结构。

所述第一外延层141和所述第二外延层142用于构成所形成pmos晶体管的源漏掺杂区140。

由于所述第二外延层141内具有调制离子，所述调制离子能够有效降低后续所形成插塞和所述第二外延层141之间的肖特基势垒，从而能够减小后续插塞和漏掺杂区之间的接触电阻，有利于改善所形成半导体结构的性能。

本实施例中，所述调制离子为ni。本发明其他实施例中，所述调制离子还可以为al。ni或al的掺杂，能够降低所述第二外延层142和所述插塞之间的肖特基势垒，以达到减小接触电阻的目的。

具体的，所述第二外延层142中所述调制离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内，也就是说，所述第二外延层142中ni的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

所述调制离子的掺杂浓度不宜太高也不宜太低。所述调制离子的掺杂浓度如果太低，则可能会影响所述调制离子对后续所形成插塞和源漏掺杂区140之间肖特基势垒降低的功能，不利于减小插塞和源漏掺杂区140之间接触电阻的降低；所述调制离子的掺杂浓度如果太高，则可能会增大所述第二外延层142中尖峰缺陷形成的几率，也可能会影响所述第一外延层141和第二外延层142所构成源漏掺杂区140的性能，可能会影响所形成pmos晶体管的性能。

需要说明的是，所述第二外延层142所占比例的高低，会影响所构成源漏掺杂区140的性能，从而影响所形成半导体结构之间的性能。本实施例中，所述第二外延层140厚度与所述第一外延层140厚度的比值在8:1到12:1范围内。

所述第二外延层140厚度与所述第一外延层140厚度的比值不宜太高也不宜太大。

所述第二外延层140厚度与所述第一外延层140厚度的比值如果太高，则所述源漏掺杂区140内所述第二外延层140占比太高，所述第二外延层140内的调制离子可能会对所述源漏掺杂区140造成金属离子污染，从而造成所述源漏掺杂区140的性能退化；所述第二外延层140厚度与所述第一外延层140厚度的比值如果太低，则所述第二外延层140厚度过小，可能会影响对后续所形成插塞和源漏掺杂区140之间肖特基势垒降低的功能，不利于减小插塞和源漏掺杂区140之间接触电阻的降低。

具体的，本实施例中，所述第二外延层142的厚度在1nm到10nm范围内。

需要说明的是，本实施例中，所述第二外延层142中还掺杂有修复离子。所述修复离子用于抑制所述第二外延层142中尖峰缺陷(spikedefect)的形成，从而能够有效提高所述第二外延层142的质量，有利于降低尖端放电现象发生的几率，有利于所形成半导体结构性能的改善。具体的，所述修复离子为pt。

具体的，所述第二外延层142中所述修复离子的掺杂浓度在5e12atom/cm³到5e14atom/cm³范围内。

所述修复离子的掺杂浓度不宜太大也不宜太小。所述修复离子的掺杂浓度太小，则可能会影响所述修复离子对尖峰缺陷的抑制效果，可能会导致所形成第二外延层142中尖峰缺陷的出现，增大所形成半导体结构中尖端放电现象出现的几率，从而容易影响所形成半导体结构的稳定性和性能；所述修复离子的掺杂浓度太大，则可能会对所述源漏掺杂区140造成金属离子污染，可能会影响所述源漏掺杂区140的性能以及后续所形成连接层的性能，从而容易造成所形成半导体结构性能的退化。

具体的，所述第一外延层141的材料为p型掺杂的si或sige，其中掺杂离子可以为b、ga或in。

所述pmos晶体管还包括：

第三外延层(图中未标示)，所述第三外延层位于所述nmos区域101上栅极结构130两侧的鳍部120内；层间介质层150，所述层间介质层150位于所述源漏掺杂区140；插塞170，所述插塞170位于所述源漏掺杂区140上且贯穿所述层间介质层150；连接层160，所述连接层160至少位于所述插塞170和所述源漏掺杂区170之间。

所述第三外延层用于构成所形成nmos晶体管的源漏掺杂区。所述第三外延层的材料为n型掺杂的si或sic，其中掺杂离子可以为p、as或sb。

所述层间介质层150用于实现相邻半导体结构之间以及相邻金属结构之间的电隔离。

本实施例中，所述层间介质层150的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。

具体的，所述衬底110上还具有所述鳍部120，相临鳍部120之间填充有隔离层，所述鳍部120上还形成有栅极结构130。所以所述层间介质层150填充于相临栅极结构130之间，位于所述衬底110、所述鳍部120、所述隔离层以及所述源漏掺杂区140上，并且所述层间介质层150的顶部高于所述栅极结构130的顶部。

所述插塞170用于实现源漏掺杂区与外部电路的电连接。所述插塞170的材料选自钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种。

所述连接层160用于降低所述插塞170与所述pmos区域102和nmos区域101上源漏掺杂区材料之间的肖特基势垒高度，减小接触电阻。

对于nmos区域101所形成的nmos晶体管而言，所述连接层160的材料为硅钛化合物，从而能够有效降低插塞和源漏掺杂区材料之间的肖特基势垒，从而能够有效减小插塞和源漏掺杂区之间的接触电阻；而对于pmos区域102所形成的pmos晶体管而言，所述连接层160的材料为掺杂有一定剂量调制离子的硅钛化合物，所述调制离子的掺杂能够有效降低插塞和源漏掺杂区140材料之间的肖特基势垒，从而也能够有效减小插塞和源漏掺杂区之间的接触电阻。因此所述所述调制离子的掺杂，有利于改善所形成半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。