本申请涉及被动电子元器件领域，特别涉及一种电容器。
背景技术：
在各种滤波电路、振荡电路、延时电路以及音调电路中，电容器容量应尽可能与计算值一致，这就对电容的精度有了很高要求。如果电容值出现偏差会导致电路应用效果不好。一般电容值的精度在±10％～±20％之内，好一点的可以做到±5％，但现有精密电路甚至要求电容精度达到±1％。高的精度要求无疑会造成电容器生产的工艺复杂性，推高器件的成本。现有常见的几种电容如下：
晶圆工艺中常见的电容有金属-氧化物-半导体(Metal-Oxide-Semiconductor，简称“MOS”)电容以及金属-绝缘体-金属(Metal-Insulator-Metal，简称“MIN”)电容等。但本申请发明人发现：此类电容单位面积电容值较低，如MOS电容大约4fF/μm2，因此若要获得更大容量就需要占据非常大的面积，增加了芯片尺寸和成本。
片式电容，如多层陶瓷电容器(Multi-layer Ceramic Capacitor，简称“MLCC”)，采用多层叉指电极结构，可以具有很大的容值和较好的精度，但体积大，且与半导体工艺不兼容。随着芯片制程进入1X纳米以下，对于尺寸小于01005的超微型MLCC产生了巨大需求。但本申请发明人发现：超微型MLCC的技术目前仅掌握在少数几家厂商手里，单价极为昂贵。
本实用新型针对电容器精度，容量，体积和成本四大问题，提出一种基于晶圆加工技术的高精度电容器的制造方法，具有成本低，体积小，容量可调等优点。作为一种分立器件，该电容芯片可与其他芯片在封装阶段集成到一起，具有很好的实用价值。
技术实现要素：
本申请部分实施例的目的在于提供一种电容器，使得电容器成本低，容值精度高。
本申请实施例还提供了一种电容器包括：主体电容和N个副电容，所述主体电容和各所述副电容以同一基底作为共用的下电极，所述N个副电容中的M个副电容的上电极与所述主体电容的上电极通过导电件依次电连接，所述M个副电容以外的副电容的上电极与所述主体电容的上电极断开连接；其中，所述N为自然数，所述M为0，或者为小于或等于N的正整数，所述基底为硅晶圆。
本申请实施例相对于现有技术而言，主要区别及其效果在于：提出一种电容冗余结构，具体在制造主体电容的同时制造若干个副电容，同时将各个电容设置为并联，也就是说，该第一电容的总容值为主体电容和各副电容的容值之和。之后，在获得的总容值超过设计要求的电容容值，且差值超过要求的精度时，利用断开导电件的方式，断开部分副电容，相当于部分容值被去除，使得成品电容器总容值更接近设计要求的容值，由于断开的副电容数量可变，所以本申请实施例中的电容器可以通过实际测量结果调整所断开的副电容个数，微调获得接近设计要求的容值。可见，本申请实施方式中的电容器，可在相同工艺条件下，大大提高获得的电容器精度，使得电容器不仅成本低，而且容值精度高。另外，电容器利用硅晶圆的加工工艺制作而成，有利于减小电容器的体积。
作为进一步改进，所述断开导电件，以断开至少一个所述副电容中，所断开的副电容的个数根据所述差值和各所述副电容的单个容值计算出。断开的副电容的个数，通过差值和副电容的容值计算获得，使得断开副电容后的电容器的容值更接近所需容值，更为精确。
作为进一步改进，若各所述副电容的容值相同，则所断开的副电容的个数等于所述差值除以所述副电容的容值的商。当副电容容值相同时，提供了一种具体的计算方法，使得获得副电容的个数更为便捷。
作为进一步改进，所述利用基底制作第一电容器具体包括：在所述基底的一表面形成预设的图形，其中，预设的图形中包含用于制作所述主体电容的图形和N个用于制作所述副电容的图形；在形成预设的图形后的表面沉积出电介质层；在所述电介质层表面制作所述主体电容的上电极、各所述副电容的上电极，以及依次电连接所述主体电容的上电极和各所述副电容的上电极的导电件；在所述基底的与具有所述预设的图形的表面相对的面形成下电极，形成所述第一电容器。提供了一种具体制作第一电容器的方法，使得主体电容和副电容可以被同时制作出，制作过程高效。
作为进一步改进，所述若干个副电容的单个容值相同。限定副电容的容值相同，便于在断开副电容时方便计算出需断开的个数。
作为进一步改进，所述副电容的单个容值小于或等于所述主体电容的容值的10％。限定副电容的容值相同且较小，进一步使得在调整容值时，更易获得与设计要求更接近的容值，从而提升电容器的精度。
作为进一步改进，上电极的材质和导电件的材质相同，使得本申请实施例中上电极和导电件可以被同时制作，加快制作速度，降低制作成本。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本申请第一实施例中的第一电容器的等效电路图；
图2是根据本申请第一实施例中第一电容器的硅表面的图形；
图3是根据本申请第一实施例中另一种第一电容器的硅表面的图形；
图4是根据本申请第一实施例中电容器的硅基底的剖面图；
图5是根据本申请第二实施例中电容器的硅基底的剖面图；
图6是根据本申请第二实施例中电容器的硅基底的另一剖面图；
图7是根据本申请第二实施例中电容器的硅基底的另一剖面图；
图8是根据本申请第三实施例中电容器的封装示意图；
图9是根据本申请第四实施方式中电容器的制作方法流程图；
图10是根据本申请第四实施方式中电容器的制作方法中利用硅基底制作电容器步骤的细化流程图；
图11是根据本申请第四实施例中电容器的硅基底的剖面图；
图12是根据本申请第四实施例中电容器的硅基底的另一剖面图；
图13是根据本申请第五实施方式中电容器的制作方法中利用硅基底制作电容器步骤的细化流程图；
图14是根据本申请第六实施方式中电容器的制作方法流程图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请部分实施例进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请第一实施例涉及一种电容器。
其包括一个主体电容，和N个副电容，主体电容和各副电容以同一基底100(如硅晶圆)作为共用的下电极，N个副电容中的M个副电容的上电极与主体电容的上电极通过导电件(如金属线)依次电连接，M个副电容以外的副电容的上电极与主体电容的上电极断开连接，其中，N为自然数，M为0，或者为小于或等于N的正整数。
举例来说，N可以为10，M可以为5，也就是说，本实施方式中的电容器可以包括10个副电容，其中5个副电容的上电极与主体电容的上电极通过导电件连接，剩余5个副电容的上电极与主体电容的上电极断开连接。
在本实施方式中的电容器制作完成前，可以先制作所有副电容均与主体电容连接的第一电容器，第一电容器相当于半成品，其等效电路图如图1所示，主体电容和各副电容(如副电容1至副电容n)并联连接，共用的下电极即为各电容共同接地的一端，上电极分别独立，可被断开的金属线用于依次连接各电容的上电极，各相邻电容的上电极之间可被断开(如在激光切割点被断开)，断开后，从断开点远离主体电容方向的副电容均被断开，成品电容器的总容值计算时只叠加从断开点向靠近主体电容方向所包含的电容容值。
第一电容器的硅表面的图形如图2所示，电容器1上电极的金属分布图其中右侧具有较大面积金属的部分为主体电容2的上电极，主体电容上具有焊盘4，焊盘4作为在电容器1被焊接至元器件时的电连接端口；左侧多个排列的小块金属分别为副电容3的上电极，其依次连接的方式为从主体电容开始，依次连接各个副电容，虽然图2中的副电容3只示出了四个，但实际以省略号表示可以更多，如总共可具有二十个，另外，深色线条5表示导电件(如金属线)。实际应用中，也可以是副电容依次排列在主体电容的两侧，如图3所示，主体电容2的图形位于电容器1的中间，副电容3分别排列在两侧，例如一共设置20个副电容3，那么主体电容2的两侧可以分别设置十个副电容3。总的来说，各上电极被串接，其具体的排列方式在此不做限定。
另外，主体电容2和副电容3的上电极的材质和导电件的材质可以相同，使得本实施方式中上电极和导电件可以被同时制作，加快制作速度，降低制作成本。
需要继续说明的是，在第一电容器制作完成后，可以利用定制针卡对其电容值进行测试，也就是说，对主体电容2和所有副电容3的总容值进行测试。同一片晶圆的不同位置，会由于工艺的非均匀性(Non-uniformity)造成电容的差异。根据测试值相对于设计值的偏离程度，采用激光切割的方式断开指定位置的金属连线，去掉一部分副电容3，从而微调电容器容值的大小。
本实施方式可以进一步优化，如图4所示，主体电容和各副电容的表面均刻蚀有深孔，深孔的制作过程如下：在硅晶圆100表面旋涂一层光刻胶101，在主体电容2的表面刻蚀多个深孔102b，深孔102b的深宽比可以大于或等于5，具体可以利用博世(即“Bosch”)工艺刻蚀，其中，Bosch刻蚀工艺是一种高深宽比的刻蚀工艺。它不停地重复各向同性刻蚀和沉积保护膜的循环，实际应用中也可以利用非Bosch工艺刻蚀。刻蚀出的深孔102b可以增加电容的表面积，从而增加电容的容值。更具体的说，深孔的密度越高，其增加的表面积也就越多，从而增加的容值也就更多。同时，在副电容3的表面刻蚀深孔102a，其深孔102a的尺寸可以和主体电容2上的深孔102b相类似。
值得一提的是，刻蚀后的深孔侧壁及底部会有粗糙的表面及毛刺，易成为发生电击穿的脆弱点。可通过硅表面热氧化再湿法去除二氧化硅或者利用硅的各项同性湿法刻蚀的方式来对深孔表面进行平滑处理。毛刺处的硅拥有比平面更高的氧化速率因而可形成更厚的氧化膜，后续利用湿法腐蚀去除掉二氧化硅，从而达到去除毛刺的效果。
需要说明的是，本实施方式中所有副电容3的单个容值可以相同，其单个容值小于主体电容2的容值，且小于或等于主体电容2的容值的10％。限定副电容3的容值相同且较小，进一步使得在调整容值时，更易获得与设计要求更接近的容值，从而提升电容器的精度。
实际应用中，主体电容2和副电容3的容值可以采用另一种形式设置，具体根据电容器的设计容值设置。如：主体电容2的容值可以大于或等于电容器的设计容值的85％，且小于或等于电容器的设计容值的95％(可以是90％)；另一方面，副电容的容值可以大于或等于电容器的设计容值的0.5％，且小于或等于电容器的设计容值的1.5％(可以是1％)。实际应用中，容值还可以有其他设置方式，在此不再一一列举。
本实施例相对于现有技术而言，提出一种电容冗余结构，具体在制造主体电容的同时制造若干个副电容，同时将各个电容设置为并联，也就是说，该第一电容的总容值为主体电容和各副电容的容值之和。之后，在获得的总容值超过设计要求的电容容值，且差值超过要求的精度时，利用断开导电件的方式，断开部分副电容，相当于部分容值被去除，使得成品电容器总容值更接近设计要求的容值，由于断开的副电容数量可变，所以本申请实施例中的电容器的制作方法可以通过实际测量结果调整所断开的副电容个数，微调获得接近设计要求的容值。可见，本申请实施方式中的电容器的制作方法，可在相同工艺条件下，大大提高获得的电容器精度，使得电容器不仅成本低，而且容值精度高。
本申请第二实施例涉及一种电容器。本实施方式中的电容器和第一实施方式相比，做了进一步改进，主要改进之处在于：本实施方式新增若干个电气绝缘突出部105，将电气绝缘突出部105设于金属线下的切割位置，以此保护其下的电介质层，避免受到激光切割工艺破坏而导致的边缘电击穿。
如图5所示，电气绝缘突出部105可以设于相邻两个副电容3之间或主体电容2和相邻的副电容3之间，本实施方式中，任意相邻的两个电容(无论是主体电容2还是副电容3)之间均设有电气绝缘突出部105，金属线经由设于相邻两个上电极之间的电气绝缘突出部105的上表面，连接相邻的两个上电极。
实际应用中，电气绝缘突出部105的制作方法可以如下：在上极板电极制作前，在激光切割位置的电介质层110预先沉积一层较厚电气绝缘层。选用材料包括聚酰亚胺(polyimide，即“PI”)，帕里纶(Parylene)，苯并环丁烯(BCB)等，可以继续通过光刻形成指定图形的电气绝缘突出部105。本实施方式中采用聚酰亚胺，在硅基底100上沉积出电介质层后，在电介质层上方通过旋涂方式形成一层2微米厚的聚酰亚胺(PI)光刻胶，随后通过曝光、显影，在特定位置形成一个个PI“孤岛”(即电气绝缘突出部105)。其中，设有电气绝缘突出部105的“特定位置”可以是预定对金属线的切割位置。
形成电气绝缘突出部105后，如图6所示，可以继续在电介质层110(本实施方式中的电介质层110可以包括二氧化硅层103和氧化铪层104)表面沉积出一层金属铝作为上电极材料，厚度可以为0.9微米。在铝上面旋涂2微米的光刻胶后，在热板上烘烤(bake)1分钟，随后通过曝光、显影形成上电极的图案；本实施方式使用为磷酸，硝酸，醋酸以及水的混合液作为铝刻蚀剂，比例为75:5:5:15；最后去除光刻胶。
当需要断开图示位置的金属线5时，如图7所示，采用激光断开该位置的金属连线，即可去除一部分副电容3，完成容值的调整。具体的说，激光切割点上可以标上数字，数字代表断开该位置时会去除的副电容3的数量，如，在标有数字“10”的切割点上切割，金属线5被断开后，去除的副电容3的数量为十个。
可见，可以利用电气绝缘突出部105作为金属线的断开位，在断开金属线时，保护其下的电介质层，避免受到激光切割工艺破坏而导致的边缘电击穿。
本申请第三实施例涉及一种电容器。本实施方式中的电容器和第一实施方式相比，做了进一步改进，主要改进之处在于：增大副电容3和主体电容2容值比，使得副电容3的容值占比更小，调整时的可调数值更小，使得调整后的电容器精度越高。
具体的说，本实施方式中的副电容3的容值小于或等于主体电容2的容值的1％。可见，副电容3的容值占比越小，具有相同数量副电容3时，其可调范围更小，但相对的，其调整结果将更趋近与设计所需的电容值，调整后的电容器的精度越高。
值得一提的是，上述提到的电容器可以进行如下封装：如图8所示，电容芯片的底电极通过银浆22固定在基板20上，芯片的焊盘23则通过金线24实现与基板的引线键合(wire bonding,简称“WB”)。基板20内含有预制的金属再分布线(Re-distribution Layer，简称“RDL”)201，与锡球(solder)202相连。最后将整个结构以环氧树脂25塑封。完成封装后的电容，可直接通过表面贴装(Surface Mount Technology，简称“SMT”)焊在印刷电路板(Printed Circuit Board，简称“PCB”)上。
本申请第四实施例涉及一种电容器的制作方法。
本实施方式中电容器的制作方法流程图如图9所示，具体包括：
步骤901，利用基底100制作第一电容器。
具体的说，第一电容器中包括：主体电容2和N个副电容3(如N等于20)，主体电容2和各副电容3利用基底100作为共用的下电极，主体电容2的上电极和各副电容3的上电极通过导电件(如金属线)依次连接，其中，基底100可以是硅晶圆。值得一提的是，本步骤中制作出的第一电容器并非是成本电容器，而是半成品，需要后续步骤的继续加工。
更具体的说，本实施方式中的副电容3的容值小于或等于主体电容2的容值的10％。采用较小的副电容3可以使得获得精度更高的电容器，实际应用中，还可以将副电容3的容值设计为小于或等于主体电容2容值的1％。
需要说明的是，本实施方式中给出一种具体的“利用基底100制作第一电容器”的具体方法如图10所示，该电容器的芯片尺寸可以是2mm x 2mm，设计电容为0.2μF。包括以下步骤：
步骤1001，在基底100的一表面形成图形。
具体的说，如图2所示，所形成的预设的图形中包含用于制作主体电容2的图形和若干个用于制作副电容3的图形。该图形包括了光刻胶图形，后续将根据光刻胶图形制作各电容的上电极。其中，选用掺杂硼的硅晶圆作为基底，电阻率为0.01ohm.cm。
步骤1002，在形成图形后的硅基底100的表面刻蚀出深孔。
具体的说，在硅晶圆表面通过光刻工艺形成高密度的圆孔阵列图案。首先，在硅晶圆的表面旋涂一层光刻胶101，曝光、显影后在硅片表面形成高密度的圆孔阵列，圆孔直径为2.5微米，孔与孔间距2.5微米。然后，用Bosch刻蚀工艺加工出深度为15微米左右的深孔102，该深孔的深宽比大于或等于5，如图4所示。最后去除光刻胶。
实际应用中，除了采用Bosch刻蚀工艺加工出深孔，还可以采用non-Bosch刻蚀工艺，另外，还可以通过电感耦合等离子体(ICP)的反应离子刻蚀(RIE)形成深孔，深孔的形成方式在此不做限定。
步骤1003，去除深孔表面的毛刺。
本步骤对硅片可以采用“热氧化+湿法腐蚀”的方式来去除深孔表面的毛刺。具体的说，将硅片置于高温炉管中，通入湿氧(O2+H2O)于1100℃高温下氧化2小时。然后浸泡于1％氢氟酸水溶液100秒去除表面氧化层。如果步骤1002刻蚀造成的毛刺现象较为严重，本步骤可以重复1～2次。实际应用中，去除毛刺也可以通过硅的各项同性湿法刻蚀来实现。例如，使用硝酸，醋酸及氢氟酸的混合液刻蚀10秒。在此不再一一列举。
步骤1004，在形成预设的图形后的表面沉积出电介质层。
具体的说，本实施例用原子层沉积(Atomic layer deposition，简称“ALD”)的方式在硅表面先沉积一层二氧化硅103，厚度可以为3纳米。再沉积一层氧化铪104，厚度可以为12纳米，如图11。上述提到的二氧化硅103和氧化铪104组合成为本实施方式中的电介质层110。
实际应用中的电介质层还可以为采用物理气相沉积(Physical vapor deposition，简称“PVD”)或激光脉冲沉积(Pulsed Laser Deposition，简称“PLD”)的任意方式，使用材料包括硅的氧化物，硅的氮化物，金属的氧化物，金属的氮化物等，例如二氧化硅，氮化硅，氧化铝，氮化铝，氧化铪，氧化锆，氧化锌，二氧化钛，锆钛酸铅等。电介质材料可以是一层，也可以是两层或多层。具体材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。例如，高频小容量的电容优选氧化铝；中低频大容量的电容优选二氧化钛。
步骤1005，在电介质层表面制作各电容的上电极和导电件。
具体的说，在电介质层表面制作主体电容2的上电极、各副电容3的上电极，以及依次连接主体电容2的上电极和各副电容3的上电极的导电件(如金属线)。
更具体的说，本步骤在物理气相沉积(Physical vapor deposition，简称“PVD”)的方式在氧化铪表面沉积出一层金属铝作为上电极材料，厚度可以为0.9微米。在铝上面旋涂2微米的光刻胶后，在热板上烘烤(bake)1分钟，随后通过曝光、显影形成上电极的图案；本实施方式使用为磷酸，硝酸，醋酸以及水的混合液作为铝刻蚀剂；最后去除光刻胶，如图7所示。
实际应用中，上电极的制作包括金属的沉积和图形化。所选金属材料包括铝(Al)，钛(Ti)，铜(Cu)等。沉积方式可以是溅射、电镀等。
步骤1006，在基底100的背面形成金属下电极，形成电容器。
具体的说，背面指的是与具有图形的表面相对的面，将背面的硅减薄至200微米并在硅片背面形成金属底电极。如图12所示，具体的制作流程为：a)在硅片正面粘贴一层保护膜10，以提供支撑物；b)对硅片背面进行研磨抛光(粗加工步骤)，使硅片厚度减少到250微米左右；c)对硅背面进行湿法刻蚀约20分钟以消除机械应力(细加工步骤)，使硅片厚度进一步减少到200微米，所用刻蚀剂为硝酸，醋酸及氢氟酸的混合液。d)在硅背面通过电子束蒸发镀膜工艺先后蒸镀钛107，镍108和银109，厚度分别为0.1微米，0.2微米和1微米。e)去除正面的保护膜10。
实际应用中，晶圆背面的减薄及金属沉积。将硅片背面减薄至300微米以下，然后在背面沉积金属。可选金属包括钛(Ti)，镍(Ni)，银(Ag)，金(Au)等。
上述步骤1001至1006介绍了如果制作出步骤901提到的电容器，当然，实际应用中还可以通过其他方法或其他步骤顺序制作出类似的电容器，在此不再一一列举。
步骤902，获得第一电容器的容值。
具体的说，将步骤901中制作出的第一电容器(晶圆)置于电性测试设备中。用定制针卡对每个芯片的电容值进行测试。根据测试值相对于设计值的偏离程度，采用激光11断开指定位置的金属连线110，如图8所示。
步骤903，判断容值是否大于预设容值，且差值大于或等于阈值；若是，则继续执行步骤904，若否，则直接结束本实施方式中的电容器的制作流程。
具体的说，差值指的是容值和预设容值的差值。
步骤904，断开导电件。
具体的说，若步骤903判定为是，也就是说，第一电容器中主体电容2和各副电容3的容值之和大于预设容值，且差值大于或等于阈值时，则断开金属线，以端开至少一个副电容3，其中，金属线被断开的位置与需要断开的副电容3的个数相对应。更具体的说，所断开的副电容的个数根据差值和各副电容的单个容值计算出，计算方法可以如下：若各副电容的容值相同，则所断开的副电容的个数等于差值除以副电容的容值的商。
举例来说，还可以采用其他计算方法：第一电容器包括一个主体电容2和二十个副电容3，如果主体电容2约占设计电容值的90％，每个副电容3为设计电容值的1％。这样，根据测试的电容值相对于设计值的偏差百分比，就知道需要切除掉的副电容3的个数，然后使用激光切割工艺断开相应位置的金属连线即可。例如，某一芯片的容值高出设计值约10％，可在光学显微镜下找到标有数字“10”的金属连线，然后做激光定点切割，即切除十个副电容3。这样，理论上加工后的芯片电容精度可达±1％，具有较高的精度。
本申请实施例相对于现有技术而言，主要区别及其效果在于：提出一种电容冗余结构，具体在制造主体电容2的同时制造若干个副电容3，同时将各个电容设置为并联，也就是说，该第一电容的总容值为主体电容2和各副电容3的容值之和。之后，在获得的总容值超过设计要求的电容容值，且差值超过要求的精度时，利用断开导电件的方式，断开部分副电容3，相当于部分容值被去除，使得成品电容器总容值更接近设计要求的容值，由于断开的副电容3数量可变，所以本申请实施例中的电容器可以通过实际测量结果调整所断开的副电容3个数，微调获得接近设计要求的容值。可见，本申请实施方式中的电容器，可在相同工艺条件下，大大提高获得的电容器精度，使得电容器不仅成本低，而且容值精度高。另外，本实施例中通过在硅表面设置深孔，在保证体积一定的前提下，增大电容容量。在硅晶圆上进行高密度的深孔刻蚀，依次制作介质材料，绝缘层和金属上电极形成电容。在主体电容2外，特意设计了若干组副电容3。根据测试电容值相对于设计值的偏差，利用激光切割的方式断开相应副电容3的金属连线，以此方式微调电容大小，从而使得最终的产品具有高的精度。可见，本实施例主要针对电容器精度，容量，体积和成本四大问题，提出一种基于晶圆加工技术的高精度电容器的制造方法，具有成本低，容量可调，体积小，易于集成的优点。
可以发现的是，本实施方式是对应与第一实施方式中电容器的制造方法的实施例，两个实施方式相对应，所以第一实施方式中的电容器的细节在本实施方式中也适用，本实施方式中所提的技术细节在第一实施方式中同样适用。
本申请第五实施例涉及一种电容器的制作方法。本实施方式和第四实施方式相比，做了进一步改进，主要改进之处在于：本实施方式新增制作电气绝缘突出部105的步骤，将电气绝缘突出部105设于金属线下的切割位置，以此保护其下的电介质层，避免受到激光切割工艺破坏而导致的边缘电击穿。
具体的说，本实施方式中的制作方法流程图如图13所示，具体如下：
步骤1301至步骤1304和第四实施方式中的步骤1001至步骤1004相类似，在此不再赘述。
步骤1305，制作电气绝缘突出部105。
具体的说，在相邻两个副电容3之间或主体电容2和相邻的副电容3之间，制作电气绝缘突出部105，其中，金属线经由设于相邻两个上电极之间的电气绝缘突出部105的上表面，连接相邻的两个上电极。
具体的说，在激光切割位置预先沉积一层较厚电气绝缘层。选用材料包括聚酰亚胺(polyimide，即“PI”)，帕里纶(Parylene)，苯并环丁烯(BCB)等，可以继续通过光刻形成指定图形的电气绝缘突出部105。本实施方式中采用聚酰亚胺，在基底100上沉积出电介质层后，在电介质层上方通过旋涂方式形成一层2微米厚的聚酰亚胺(PI)光刻胶，随后通过曝光、显影，在特定位置形成一个个PI“孤岛”，“孤岛”即电气绝缘突出部105。其中，特定位置可以是预定对金属线的切割位置。也就是说，本实施方式中在断开金属线时，具体为：根据电气绝缘突出部105的位置断开金属线。
步骤1306和1307与第四实施方式中的步骤1005和步骤1006相类似，在此不再赘述。
可见，利用在相邻电容间增设电气绝缘突出部105，且限定金属线必须经过电气绝缘突出部105连接相邻两个上电极，这样，可以利用电气绝缘突出部105作为金属线的断开位，在断开金属线时，保护其下的电介质层，避免受到激光切割工艺破坏而导致的边缘电击穿。
可以发现的是，本实施方式和第二实施方式相对应，是第二实施方式的电容器所对应的制作方法，所以第二实施方式中的电容器细节在本实施方式中同样适用，而本实施方式中的制作方法在第二实施方式也同样适用。
本申请第六实施例同样涉及一种电容器的制作方法。
具体的说，本实施方式中的制作流程图如图14所示，具体如下：
步骤1401，在一基底上制作多个电容器。
具体的说，在一硅晶圆上制作多个如第一实施方式至第三实施方式中任意一种第一电容器。
步骤1402，切割硅晶圆，得到多个电容器。
具体的说，将晶圆延切割道(Scribe lane)划片后得到一个个的电容芯片21。
值得一提的是，本实施方式中的电容芯片可以进一步如下封装：电容芯片的底电极通过银浆22固定在基板20上，芯片的焊盘23则通过金线24实现与基板的打线键合(wire bonding,简称“WB”)。基板20内含有预制的金属再分布线(Re-distribution Layer，简称“RDL”)201，与锡球(solder)202相连。最后将整个结构以环氧树脂25塑封，如图8所示。完成封装后的电容，可直接通过表面贴装(Surface Mount Technology，简称“SMT”)焊在印刷电路板(Printed Circuit Board，简称“PCB”)上。
除此之外，电容芯片还可以与其他芯片进行多芯片封装，基本方式类似，在此不再赘述。
可见，本实施方式中可以通过一次工序，同时制作出多个电容芯片，提高电容芯片的制作效率，十分利于电容芯片的量产，进一步降低电容芯片的制作成本。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。