提供热膨胀匹配器件的转移方法与流程

本公开内容涉及直接结合方法并且涉及提供用于真正的异构三维集成的用于热膨胀匹配器件的直接结合方法。

背景技术：

许多当前使用的红外线传感器芯片组件包括硅读出集成电路(roic)，所述硅读出集成电路(roic)利用铟(in)块被混合到碲镉汞(hgcdte)检测器阵列。然而，这样的组件的问题在于：这些铟块由于因硅(si)与hgcdte之间的热膨胀系数(cte)不匹配而使得他们不能够经受组装过程所需的大量热循环而往往失效。

虽然已经尝试过解决这些问题的先前尝试，但是没有一种是完全有用或令人满意的。例如，对于铟块(ib)焦平面阵列(fpa)，已经尝试的方法是通过在切片和混合之后将钛(ti)和硅(si)垫片与传感器芯片组件的背面粘附地结合来对roic与检测器进行cte匹配。虽然这种方法可能有效，但是该方法是昂贵的裸片级工艺并且由熟练劳动力手动来执行。

作为另一示例，对于异构三维(3d)集成，方法包括使用缓冲层在硅(si)基底上外延生长iii-v半导体材料例如氮化镓(gan)以提供晶格匹配，或将结合的完整iii-v裸片与硅(si)电路超声地结合。在这两种情况下，由于与iii-v器件和硅(si)基底之间的cte不匹配相关的应力，iii-v层可能导致引起性能下降。

技术实现要素：

根据一个实施方式，提供了一种将集成电路(ic)在晶片级转移至可替代的基底上以使得能够实现电路层与不同的材料的热膨胀系数(cte)匹配的方法。所述方法相对于晶片可执行，所述晶片具有电路层、第一主表面、与第一主表面相对的第二主表面以及附接至第一主表面的基底。所述方法包括：将处理部与第二主表面暂时地结合；去除基底的大部分以使第一主表面露出；以及利用已沉积的结合材料将第二基底结合至第一主表面。

根据另一实施方式，提供了一种将集成电路(ic)在晶片级转移至可替代的基底上以使得能够实现热膨胀系数(cte)匹配的方法。所述方法相对于互补金属氧化物半导体(cmos)晶片可执行，所述晶片具有电路层、第一主表面、与第一主表面相对的第二主表面以及与第一主表面附接的基底。所述方法包括：将处理部与第二主表面暂时地结合；去除基底的大部分以使第一主表面通过基底剩余部分的薄层露出；以及利用已沉积且已抛光的结合氧化物将蓝宝石基底结合至第一主表面和基底剩余部分的薄层。

根据另一实施方式，提供了一种晶片级集成电路(ic)转移使能结构。所述结构包括：电路层，其具有第一主表面和与第一主表面相对的第二主表面；与第一主表面附接的基底剩余部分，所述基底剩余部分基本上比电路层薄；处理部，其与第二主表面暂时地结合；以及蓝宝石基底，其利用已沉积且已抛光的结合氧化物结合至第一主表面和基底剩余部分。

通过本发明的技术实现了另外的特征和优点。本文详细描述了本发明的其他实施方式和方面并且将其视为所要求保护的发明的一部分。

附图说明

为了更完整地理解本公开内容，现在结合附图和详细说明参考以下简要说明，其中相同的附图标记表示相同的部件：

图1是根据实施方式的晶片制造制造商和处理工厂的示意图；

图2是根据实施方式的在图1的制造商中生产的晶片的侧视图；

图3是与图2的晶片暂时地结合的处理部的侧视图；

图4a是图3的将基底材料从晶片去除之后的晶片和处理部的侧视图；

图4b是根据实施方式的去除基底材料的大部分后的电路层的圆圈部分的放大侧视图；

图5a是结合材料施加到图4a的缺少基底的晶片的侧视图；

图5b是根据实施方式的图5a的结合材料的沉积并且然后抛光的示意图；

图6是通过图5a和图5b的结合材料与前面的缺少基底的晶片结合的新基底的侧视图；

图7是与图6中的新基底结合的其中已经去除图3中的暂时处理部的晶片的侧视图；以及

图8是根据实施方式的使用混合的半导体材料的氧化物结合的三维(3d)集成电路的侧视图。

具体实施方式

如下文将要讨论的，混合之前在晶片级生产热膨胀系数(cte)匹配的读出集成电路(roic)从而增加产量并降低成本。该生产方法还可以如在真正的异质器件中那样用于使用混合半导体材料生产氧化物结合的三维(3d)ic。

参照图1，晶片制造制造商10被设置为远离处理工厂20。晶片制造制造商10被配置并配备为制造标准互补金属氧化物半导体(cmos)晶片11，例如，所述晶片11可以被运送至处理工厂20用于如下文将要描述的进一步处理。虽然晶片制造制造商10在本文中被示出并且被描述为与处理工厂20远离且分开，但是应当理解，这不是必须的并且这两个特征可以设置在单个基本元件中。然而，即便如此，用于生产cmos晶片11的制造过程独立于并且不同于下文描述的进一步处理。

参照图2至图7，提供了一种将集成电路(ic)在晶片级转移到可替代的基底上以使得能够实现cte匹配的方法。虽然应当理解这种方法可以在处理工厂20中相对于各种类型的晶片包括例如在晶片制造制造商10生产的cmos晶片11(晶片制造制造商10和cmos晶片11各自示出在图1中)来执行，但是下面的描述将仅涉及在处理工厂20中相对于在晶片制造制造商10生产的cmos晶片11执行这种方法的情况。这样做是为了清楚和简洁并且不应被认为是以任何方式限制以下描述和权利要求。

如图2所示，cmos晶片11中的每一个包括电路层12和基底13。电路层12基本上是平坦化的并且可以包括各种电路元件、迹线和cmos器件。电路层12可以为大约10μm厚并且具有本体120、在本体120的第一侧上的第一主表面121以及在本体120的与本体120的第一侧相对的第二侧上的第二主表面122。将基底13与第一主表面121粘附或结合。

如图3所示，晶片级处理部(或简称为处理部)14与电路层12的第二主表面122暂时地结合。处理部14可以由任意合适的、稍微刚性的材料形成，这些材料包括但不限于金属材料、陶瓷材料以及有机或无机介电材料、半导体或导电材料。处理部14可以是平坦的并且具有均匀厚度，并且可以但不要求平坦化。在任何情况下，处理部14通常应该适形于第二主表面122的表面形状。可以通过使用热塑性粘合剂的粘合剂结合的方式提供处理部14与第二主表面122之间的暂时地结合。

如图4a所示，去除基底13的全部或大部分(例如，约90％或大部分)。通过蚀刻、研磨和抛光的方式，或更具体地，通过研磨基底13的大部分材料在距离期望的最终厚度大约10倍于磨粒尺寸的深度处停止并且然后从电路层12将基底13的最后一点材料抛光的方式，可以实现或实施对基底13的大部分的去除。在任何情况下，对基底13的大部分的去除用于使第一主表面121完全地露出，或者如图4b所示，用于使第一主表面121通过基底剩余部分130的薄层几乎完全地露出。根据实施方式，即使在电路层12为大约10μm厚的情况下，基底剩余部分130的薄层(如果存在的话)也基本上比电路层12薄。作为示例，对于现代互补金属氧化物半导体(cmos)工艺，晶片将被减薄，使得基底剩余部分的厚度将为10μm或更小。

虽然图4a和图4b示出了可以完全地去除基底13或可以去除基底13的大部分而保留仅基底剩余部分130的薄层，但是出于清楚和简洁的目的，下面的描述将涉及前一种情况。

如图5a所示，将粘合剂15施加至由于基底13的去除而现在被露出的电路层12的第一主表面121。根据实施方式且如图5b所示，粘合剂15可以包括结合氧化物，该结合氧化物被沉积(例如，通过物理气相沉积或pvd)至第一主表面121上直至第一厚度t1并且然后被抛光(例如，通过化学机械抛光或cmp)下降至第二厚度t2。第一厚度t1可以为大约2nm至15nm并且第二厚度t2可以为大约0.3nm至0.5nm。

如图6所示，使用低温氧化物接合(例如，利用已沉积且已抛光的结合氧化物或粘合剂15)将晶片级第二基底(或简称为新基底或第二基底)16与电路层12的第一主表面121(和保留在第一主表面121上的基底剩余部分130的任何薄层)结合。第二基底16可以为大约725μm厚并且可以设置作为等离子体活化氧化物表面或设置有等离子体活化氧化物表面。第二基底16的材料可以是铝氧化物、蓝宝石或陶瓷。在第二基底16由蓝宝石和/或其他类似材料形成的具体且示例性的情况下，第二基底16有效地用作热匹配基底。

如本文所使用的热匹配基底可以是当与电路层12结合时以可期望的方式改变电路层12的热膨胀率的任何基底。换句话说，热匹配基底可以包括任何适合于与电路层12结合并且具有与电路层12的cte不同的cte的材料。在某些实施方式中，热匹配基底可以是形成具有期望的热膨胀率的复合半导体结构的基底。该期望的热膨胀率可以是基本上等于电路层12待被混合所成为的基底的热膨胀率。

用作热匹配基底的第二基底16可以具有比电路层12的cte大的cte。因此，当将第二基底16与电路层12(和还可能存在的平衡基底)结合时，第二基底16使电路层12响应于温度变化以较大的速率膨胀和收缩。可替选地，第二基底16可以具有比电路层12的cte小的cte。因此，当将第二基底16与电路层12(和还可能存在的平衡基底)结合时，第二基底16使电路层12响应于温度变化以较慢的速率膨胀和收缩。此处平衡基底(没有示出)可以是当与第二基底16结合时在基本上不影响复合半导体结构的有效cte的情况下使所得的第二基底16和电路层12的复合半导体结构的变形减小或消除的任何基底。

在任何情况下，图6示出晶片级集成电路(ic)转移使能结构60。所述结构60包括：具有第一主表面121和与第一主表面121相对的第二主表面122的电路层12；附接至第一主表面121的潜在的非常薄的或不存在的基底剩余部分130(图6中没有示出)，基底剩余部分130基本上比电路层12薄；与第二主表面122暂时地结合的处理部14；以及第二(例如，蓝宝石)基底16。利用粘合剂15将第二基底16与第一主表面121(和基底剩余部分130的任何薄层)结合。

参照图7，一旦将第二基底16与电路层12的第一主表面121结合，去除处理部14使第二主表面122露出并且使电路层12与第二基底16永久地结合。

根据另外的实施方式并且参照图8，与第二基底16永久地结合的电路层12可以形成准备被混合到检测器阵列的混合准备结构80。因此，如图8所示，通过利用沉积在电路层12的第二主表面122上且沉积在第二基底802的补充表面804上的互连部803将电路层12(与第二基底16)混合到热匹配的第二基底802来形成器件801。第二基底802可以被设置为例如检测器阵列，并且因此在其中包括光电元件阵列。互连部803中的至少一个或更多个可以由铟(如在铟块的情况下)和/或其他类似材料(例如，锡、铅、铋合金或任何其他合适的导电材料)形成。

所附权利要求中的所有器件或步骤和功能元件的相应结构、材料、动作和等同物旨在包括用于与具体要求保护的其他要求保护的元件结合执行功能的任何结构、材料或动作。已提供本发明的描述用于举例说明和描述的目的，但是并不旨在穷举或将本发明限于所公开的形式。在不偏离本发明的范围和精神的情况下，许多修改和改变对本领域普通技术人员而言将是明显的。选择并描述了实施方式以最好地解释本发明的原理和实际应用，并且使本领域普通技术人员能够针对各种实施方式理解本发明，所述实施方式具有适合于预期的特定用途的各种修改。

为了比较，美国专利第8,154,099号描述了cte匹配方法，在该方法中，为了调整复合材料cte以匹配另外的层，将cte匹配材料以原子方式结合到半导体的两个层之间。在这种情况下，半导体层相对地较薄并且cte匹配材料不够硬，由此使用三层结构来防止得到的结构在温度偏离期间变形。然而，上述提供的描述涉及其中半导体层(例如，电路层12)相对薄(例如，大约10μm)并且cte匹配基底(例如，第二基底16)相对厚(例如，大约1500μm)的情况。这种显著的厚度差使cte匹配基底能够具有很高的抗变形性使得得到的复合结构的变形效果实际上变得无关紧要。

虽然已经描述了本发明的优选实施方式，但是应当理解，本领域的技术人员现在和未来都可以做出落入所附权利要求的范围内的各种改进和提高。这些权利要求应被解释为保持对首次描述的本发明的适当保护。