具有无势垒结构的氧化钨电阻式随机存取存储器的制作方法

本揭露涉及一种存储装置及高密度存储装置的制造方法，特别涉及具有例如是氧化钨化合物的数据存储材料的存储装置。

背景技术：

非易失性存储装置包括磁性随机存取存储器(magneticrandomaccessmemory，mram)、铁电式随机存取存储器(ferroelectricrandomaccessmemory，fram)和相变随机存取存储器(phase-changerandomaccessmemory，pcram)以及其他电阻式随机存取存储器(resistiverandomaccessmemory，rram)。rram具有简单的结构和小单元尺寸因此吸引了许多的注意。

金属氧化物系的rram可借由施加适用于集成电路中实施的各种程度的电脉冲，以改变两种或更多种稳定电阻范围之间的电阻，此电阻可以随机存取用于读取或写入存储的数据。

一个rram存储单元中，一个存储元件(例如一氧化钨化合物)形成于一个电极(例如钨)上。较小尺寸的电极是较佳的，因为较小尺寸的电极可以提供较低的操作电压、较低的操作功率、以及较高的信赖度。氮化钛或氮化钽势垒层形成于一个较小尺寸的电极和一个层间介电之间。氮化钛或氮化钽势垒层可包括一个形成于电极上的存储元件，且造成例如氧化钨rram的存储装置的周期忍耐度(cyclingendurance)的快速衰减。

因此，需要提供一种具有小尺寸的电极上的存储元件的存储单元结构，且此结构不包括氮化钛或氮化钽势垒层。

技术实现要素：

本揭露提供基于氧化钨存储元件的存储装置及其制造方法。

本揭露所述的存储装置包括一插塞，插塞从一基板的一顶表面向上延伸穿过一介电层。存储装置包括一底电极，底电极的一外表面具有钨，底电极从插塞的一顶表面向上延伸。一绝缘材料环绕底电极并且与底电极的外表面的钨接触。

存储装置包括一存储元件，存储元件可编程为至少两种电阻态，存储元件接触底电极的一上表面，存储元件可包括一氧化钨化合物。此氧化钨化合物可包括由底电极的上表面氧化而形成的一膜层。用于本揭露的氧化钨化合物可包括三氧化钨(wo3)、五氧化二钨(w2o5)和二氧化钨(wo2)。存储元件不具有钛金属或含钛化合物。

存储装置可包括一势垒层，势垒层位于插塞和介电层之间，且底电极和势垒层经由绝缘材料物理性地分隔开来。势垒层的材料不同于底电极的材料。势垒层可包括氮化钛或氮化钽且位于介电层和插塞之间。

本揭露所述的实施例中，插塞具有一第一侧向尺寸，底电极具有一侧向尺寸，侧向尺寸平行于插塞的第一侧向尺寸，且侧向尺寸小于插塞的第一侧向尺寸。举例而言，底电极可具有5纳米至50纳米的尺寸。相较于位于其侧向尺寸不小于插塞的第一侧向尺寸的底电极上的存储元件，实施例的存储元件位于底电极上，且此底电极具有的侧向尺寸小于插塞的第一侧向尺寸，可具有较低的操作电压、较低的操作功率以及较高的信赖度。

存储装置包括一顶电极，顶电极上覆并接触该存储元件，其中底电极的侧边被绝缘材料环绕且位于插塞的顶表面和顶电极的底表面之间。存储装置可包括一位线，位线上覆并接触顶电极。

存储装置可具有一存取装置，存取装置位于基板上，其中存取装置可包括一晶体管，晶体管具有一第一掺杂区和一第二掺杂区，且第一掺杂区可耦接至插塞。

存储装置可具有一第二插塞，第二插塞从基板的顶表面向上延伸穿过介电层以接触一源极线。第二插塞可耦接至晶体管的第二掺杂区。势垒层可穿过介电层环绕第二插塞。势垒层和第二插塞具有一不同的材料。

存储装置可更包括一偏压电路，偏压电路适于施加一偏压安排至存储元件以存储一数据值，其中用于存储数据值的偏压安排包括一脉冲序列，脉冲序列适于设置存储元件的电阻态至对应于数据值的一电阻。

本揭露所述的存储装置的制造方法包括形成一介电层于一基板上、形成一牺牲层上覆介电层、形成一第一连通柱穿过介电层、和形成一插塞位于第一连通柱中。

一开口形成并穿过牺牲层以暴露插塞。一实施例中，在牺牲层中形成开口可包括形成第一连通柱穿过牺牲层、以及使第一连通柱中的钨材料产生凹陷以形成开口。产生凹陷的步骤包括形成插塞的一顶表面，插塞的顶表面低于牺牲层的一下表面。另一实施例中，在牺牲层中形成开口可包括形成一掩模于牺牲层之上，掩模具有一开口蚀刻区域位于插塞之上、以及使用掩模来进行蚀刻穿过牺牲层以形成开口于插塞之上并暴露出插塞的一顶表面。

一底电极形成于开口中，底电极的一外表面具有钨，且底电极从插塞的一顶表面向上延伸。插塞具有一第一侧向尺寸，底电极具有一侧向尺寸，侧向尺寸平行于插塞的第一侧向尺寸，且侧向尺寸小于插塞的第一侧向尺寸。

牺牲层移除，并且环绕底电极填入一绝缘材料至插塞上方。

一存储元件系形成于底电极的一上表面上，存储元件包括一氧化钨化合物，且存储元件可编程为至少两种电阻态。

一间隔物可形成于第一连通柱中，间隔物定义第一连通柱中的一缩减尺寸开口。间隔物和牺牲层可包括相同的材料。间隔物可包括氮化钛和氮化钽的至少其中之一。这使得钨材料可以形成于间隔物之间而无须额外的沉积步骤采用粘合/势垒材料来作为间隔物内衬。

形成间隔物可包括：形成一掩模上覆牺牲层，掩模具有一开口刻蚀区域位于第一连通柱之上；沉积一间隔物层于第一连通柱中及掩模上；刻蚀间隔物层直到暴露出掩模；以及沉积一粘着层在第一连通柱中，粘着层比间隔物层薄。举例而言，粘着层可具有0.5纳米至5纳米的厚度。间隔物层和粘着层可以和牺牲层包括相同的材料，因而此三者可以在同一个工艺步骤中移除。

钨材料穿过牺牲层而填入第一连通柱中的缩减尺寸开口中，以形成底电极于插塞的顶表面上。在移除牺牲层的同一个工艺步骤中移除第一连通柱中的间隔物。底电极的一上表面系氧化以形成存储元件。

可形成一顶电极，顶电极上覆并接触第一连通柱中的存储元件。可形成一位线，位线上覆并接触顶电极。

一实施例中，势垒层可形成部分或全部的第一连通柱的衬层(lining)，其中存储元件和势垒层经由绝缘材料物理性地分隔开来。势垒层和牺牲层可包括相同的材料，且可经由使用一刻蚀工艺移除第一连通柱中的势垒层的一部份以移除牺牲层。

一第二连通柱可形成穿过介电层，一第二插塞可形成于第二连通柱中。一存取装置可形成于基板上，其中存取装置包括一晶体管，晶体管具有一第一掺杂区和一第二掺杂区，第一掺杂区和第二掺杂区分别耦接至第一连通柱中的钨材料和第二连通柱中的钨材料。

为了对本发明上述及其他方面及优点有更佳了解，下文特列举实施例，并配合所附附图详细说明如下。

附图说明

图1为一集成电路的简化方块图，所述集成电路包括一存储单元阵列其采用基于一种或多种含钨化合物的内嵌电阻式存储器。

图2为采用本揭露所述的存储单元的一存储阵列的示意图。

图3～13绘示依照第一实施例包括一存储元件的一种存储单元的制造方法，其中存储元件包括氧化钨化合物且可编程为至少两种电阻态。

图14～22绘示依照第二实施例包括一存储元件的一种存储单元的制造方法，其中存储元件包括氧化钨化合物且可编程为至少两种电阻态。

图23绘示用于制造一存储单元的简化流程图。

图24进一步绘示如图23所示的流程图中的工艺步骤。

【符号说明】

100：集成电路

160：存储单元阵列

161：列译码装置

162、212a、212b、212c、212d、322、1622：字线

163：行译码装置

164、214a、214b、1331、2231：位线

165：总线

166：区块

167：数据总线

168：偏压电路

169：偏压安排状态机

171：数据输入线

172：数据输出线

174：其他电路

200：存储阵列

210a、210b、210c：共同源极线

231、232、233、234、235、236、237、238：存储单元

250：字线驱动器

252：位线电流源

254：源极线终端电路

261、871、1971：底电极

262、1171、1172、2271、2272：存储元件

270：漏极

300、1600：集成电路元件结构

310、1610：基板

311、312、1611、1612：掺杂区

320、1620：介电层

321、1621：栅极

322：存取装置

330、1630：牺牲层

340、1640：掩模

451、452、1451、1452：连通柱

561、562、661、662、1661、1662：插塞

571、572、1471、1472：势垒层

671、672、1571、1572：顶表面

673：下表面

771、772、1871、1872：间隔物

773、774、1751、1752、1873、1874：开口

872、1972：导电柱

1030、2130：绝缘材料

1231、2131：顶电极

1332、2232：源极线

1651、1652：区域

2311～2315、2411～2415：步骤

具体实施方式

以下配合附图提供实施例的结构及方法的描述。应该理解的是，以下叙述无意将本文所述的技术限制到所揭露的特定实施例和方法，而是可以使用其它特征，元件，方法和实施例来实践本揭露。较佳的实施例是用以说明本文的技术，而不是限制其范围。本发明所属技术领域技术人员应理解到下列叙述的各种等效的变化。在各个实施例中类似的元素通常具有类似的元件符号。

图1为一集成电路100的简化方块图，集成电路100包括一存储单元阵列160其采用基于例如一种或多种含钨化合物的具有无势垒结构的电阻存储器。具有一个或多个读取、设置和复位模式的列译码装置161耦接至多条字线162，并沿着存储阵列160的列排列。行译码装置163耦接至多条位线164，并沿着存储阵列160的行排列，以读取、设置和复位存储阵列160中存储单元的数据。在总线165上提供了地址给行译码装置163和列译码装置161。区块166中的感测放大器/数据输入结构包括用于读取、设置和复位模式的电流源通过数据总线167耦接至行译码装置163。来自集成电路100上的输入/输出端口或是集成电路100内部或外部的其他数据源的数据，经由数据输入线171提供至区块166中的数据输入结构。在所述实施例中，其他电路174被包括于集成电路100之上，例如通用处理器或专用应用电路，或由存储单元阵列160支持的提供系统单芯片(system-on-a-chip)功能模块组合。来自区块166中的感测放大器的数据，经由数据输出线172提供至集成电路100上的输入/输出端口，或至其他对集成电路100内部或外部的数据目的地。

本实施例的控制器使用偏压安排状态机169控制由偏压电路168中一或多个电压供应器提供的偏压安排供应电压的应用与验证，例如读取、设置与复位。偏压电路168可适于施加一偏压安排至存储元件以存储一数据值，其中用于存储数据值的偏压安排包括一脉冲序列，此脉冲序列适于设置存储元件的电阻态至对应于数据值的一电阻。此控制器可由本领域中已知的专用逻辑回路实施。在另一实施例中，此控制器包括通用处理器，可于相同的集成电路实施，其执行计算机程序以控制装置的操作。在又另一实施例中，一专用逻辑回路与一通用处理器的组合可用于控制器的实施。

图2为采用本揭露所述的存储单元的一存储阵列200的示意图。八个存储单元231、232、233、234、235、236、237和238各具有分别的存取晶体管和存储元件，各个存储单元各包括一底电极和自对准于底电极的一存储元件，如图2所示，其中呈现包括百万个存储单元的一阵列的一个小分区。底电极可包括钨。也可能采用其他的存取装置。举例而言，存取装置可以由存取二极管所取代。例如在交叉点阵列(crosspointarray)中，存取装置与位线和字线之间的存储单元串连，且没有源极线。

如图2所示，共同源极线210a、210b和210c以及字线212a、212b、212c和212d一般配置为平行于y方向。位线214a和214b一般配置为平行于x方向。因此，y-译码器和字线驱动器250具有一个或多个设置、复位和读取模式，且耦接至字线212a、212b、212c和212d。一个或多个设置、复位和读取模式的位线电流源252、译码器以及感应放大器(未绘示)耦接至位线214a和214b。共同源极线210a、210b和210c耦接至源极线终端电路254，例如是接地端。源极线终端电路254可包括偏压电路，例如是电压和电流源、以及其他供应偏压安排至非接地端的源极线的译码电路。

共同源极线210a耦接至存储单元231、235中的存取晶体管的源极端。共同源极线210b耦接至存储单元232、233、236、237中的存取晶体管的源极端。共同源极线210c耦接至存储单元234、238中的存取晶体管的源极端。字线212a耦接至存储单元231、235中的存取晶体管的栅极端。字线212b耦接至存储单元232、236中的存取晶体管的栅极端。字线212c耦接至存储单元233、237中的存取晶体管的栅极端。字线212d耦接至存储单元234、238中的存取晶体管的栅极端。

代表性的存储单元233包括底电极261和存储元件262。底电极261和存储元件262将存储单元233的存取晶体管的漏极270耦接至位线214a。存储元件262包括一个或多个氧化钨化合物，且存储元件262可编程为两种或更多种电阻以指明存储单元233中存储的数据。其他实施例中，存取晶体管可以被存取二极管或其他存取和读取数据的阵列中的用于控制选定的装置的电流的结构所取代。

图3～13绘示依照第一实施例的一种存储单元的制造方法。存储单元可包括插塞，此插塞从一基板的一顶表面向上延伸穿过一介电层；一底电极，此底电极的一外表面具有钨，且底电极从插塞的一顶表面向上延伸；一绝缘材料，此绝缘材料环绕底电极并且与底电极的外表面的钨接触；一存储元件，位于底电极的一上表面，此存储元件包括一氧化钨化合物，且此存储元件可编程为至少两种电阻态；以及一顶电极，此顶电极上覆并接触存储元件。图3～5绘示实施例的形成一介电层于一基板上、一牺牲层上覆介电层、一第一连通柱穿过介电层、和一插塞位于第一连通柱中的工艺步骤。

图3绘示一集成电路元件结构300的一部份的简化剖视图，呈现形成介电层(例如介电层320)于基板(例如基板310)上、牺牲层(例如牺牲层330)上覆介电层、以及掩模(例如掩模340)上覆牺牲层的结果。介电层可包括氧化物材料，例如等离子体辅助(plasmaenhanced，pe)氧化物、等离子体辅助四乙基硅氧烷(peteos)氧化物、低压四乙基硅氧烷(lpteos)氧化物、高密度等离子体(hdp)氧化物、硼磷硅玻璃层(borophosphosilicateglassfilm，bpsg)、磷硅玻璃层(psg)、氟硅玻璃层(fsg)、低介电(lowk)材料等。牺牲层可包括氮化钛(tin)或氮化钽(tan)。掩模可包括氮化硅或任何适合用于提供对于牺牲层具有高选择性的掩模材料。

存取装置(例如存取装置322)形成于基板上。存取装置包括一晶体管，晶体管具有第一掺杂区和第二掺杂区(例如掺杂区311和312)以与门极321，栅极321连接至一字线322。

图4绘示一集成电路元件结构的一部份的简化剖视图，呈现刻蚀穿过基板(例如基板310)上的牺牲层(例如牺牲层330)和介电层(例如介电层320)并停止在基板上方而形成位于第一掺杂区和第二掺杂区(例如掺杂区311和312)上方的第一连通柱和第二连通柱(例如连通柱451和452)的结果。掩模340具有开口刻蚀区域位于第一掺杂区和第二掺杂区之上，且此刻蚀步骤利用开口刻蚀区域以形成第一连通柱和第二连通柱(例如连通柱451和452)。

图5绘示一集成电路元件结构的一部份的简化剖视图，呈现形成一势垒层(例如势垒层571)以构成部分或全部的第一连通柱(例如连通柱451)的衬层(lining)、并形成插塞(例如插塞561)在第一连通柱中的结果。势垒层和牺牲层可包括相同的材料。牺牲层可包括对钨沉积具有良好附着特性的材料。牺牲层可以与势垒层的材料经由一选择性刻蚀而移除。举例而言，形成势垒层的步骤可包括以氩溅镀工艺清洗第一连通柱的侧壁、以溅镀工艺沉积薄钛层、以化学气相沉积工艺沉积氮化钛、以化学气相沉积工艺沉积钨、以及以化学机械平坦化制成移除钨和氮化钛。一势垒层(例如势垒层572)也可构成部分或全部的第二连通柱(例如连通柱452)的衬层(lining)。一第二插塞(例如插塞562)可形成于第二连通柱中，并从基板的顶表面向上延伸穿过介电层。

图6绘示一集成电路元件结构的一部份的简化剖视图，呈现形成一开口穿过牺牲层以暴露插塞(例如插塞661)的结果。形成开口可包括使第一连通柱中的钨材料产生凹陷以形成开口、以及形成插塞(例如插塞661)的一顶表面(例如顶表面671)，插塞的顶表面低于牺牲层(例如牺牲层330)的一下表面(例如下表面673)。钨材料的凹陷可以经由反应式离子刻蚀(rie)而形成。此刻蚀的配方可以刻蚀钨材料和势垒层。用于此刻蚀配方的刻蚀剂可以是cf4、sf6或含氯化合物。此刻蚀可以降低插塞和第二插塞(例如插塞661、662)的侧壁上的势垒层(例如势垒层571、572)的高度。然而，插塞和第二插塞的上表面之上仍可能残留势垒层的残留物，这是因为势垒层很薄造成的，也和使用的刻蚀的配方的刻蚀选择性有关。

在第二连通柱中的钨材料也可以产生凹陷以形成第二插塞(例如插塞662)，第二插塞的顶表面(例如顶表面672)也可以形成为低于牺牲层(例如牺牲层330)的下表面(例如下表面673)。存取装置中的晶体管的第一掺杂区和第二掺杂区(例如掺杂区311、312)可以分别耦接至第一连通柱中的钨材料和第二连通柱中的钨材料。

图7～8绘示实施例在开口中形成一底电极的工艺步骤，其中底电极可以是钨或其他具有钨在外表面的材料，且底电极从插塞的顶表面向上延伸。插塞具有一第一侧向尺寸(例如是直径)，底电极具有一侧向尺寸(例如是直径)，底电极的侧向尺寸平行于插塞的第一侧向尺寸，且底电极的侧向尺寸小于插塞的第一侧向尺寸。举例而言，底电极可以具有5纳米至50纳米的尺寸。

图7绘示一集成电路元件结构的一部份的简化剖视图，呈现在第一连通柱(例如连通柱451)中形成一间隔物(例如间隔物771)、且间隔物定义第一连通柱中的一缩减尺寸开口(例如开口773)的结果。举例而言，间隔物可以经由以化学气相沉积(cvd)工艺或原子层沉积(ald)工艺沉积氮化钛或氮化钽层后、接着以反应式离子刻蚀(rie)工艺刻蚀氮化钛或氮化钽层而形成。用于刻蚀氮化钛的刻蚀配方可包括chf3以保护侧向刻蚀型态，且ci2作为主要的刻蚀前驱物。此刻蚀配方对于氮化钛或氮化钽层相对于钨材料可具有较高的刻蚀选择性。

一实施例中，形成一间隔物可包括形成一掩模上覆牺牲层，此掩模具有一开口刻蚀区域位于第一连通柱上方；沉积一间隔物层(例如氮化钛)在第一连通柱中及掩模上；刻蚀间隔物层直到暴露出掩模；以及沉积一粘着层在第一连通柱中，粘着层比间隔物层薄。粘着层的原因在于以化学气相沉积工艺直接将钨材料沉积在掩模上可能导致钨材料的剥离/脱层的问题。粘着层可以防止剥离/脱层的问题，并且将钨材料保留在第一连通柱中的缩减尺寸开口(例如开口773)中以形成底电极(例如图8中的底电极871)。间隔物层和粘着层可包括和牺牲层相同的材料，如此一来此三者可以在之后的同一个工艺步骤中被移除(图9)。粘着层可具有0.5纳米至5纳米的厚度。

间隔物(例如间隔物772)可以形成于第二连通柱(例如连通柱452)中，间隔物定义第二连通柱中的一缩减尺寸开口(例如开口774)。

图8绘示一集成电路元件结构的一部份的简化剖视图，呈现将钨材料穿过牺牲层而填入第一连通柱(例如连通柱451)中的缩减尺寸开口(例如开口773)中、以形成底电极(例如底电极871)于插塞(例如插塞661)的顶表面上的结果。举例而言，可以经由化学气相沉积工艺将钨材料填入第一连通柱中的缩减尺寸开口中。钨材料沉积在第一连通柱中的粘着层之上。举例而言，底电极可具有5纳米至50纳米的尺寸。穿过牺牲层的第二连通柱(例如连通柱452)中的缩减尺寸开口(例如图7中的开口774)中也可以填入钨材料，以形成导电柱(例如图8中的导电柱872)于第二插塞(例如插塞662)上。钨材料的面积可以根据工艺的变异而改变。一实施例中，钨材料的组成中可具有约100％的钨金属。

图8也呈现将掩模以及第一连通柱中的牺牲层上方的部分钨材料移除的结果。举例而言，可以采用化学机械平坦化工艺以及对于钨材料具有较高选择性的配方来移除部分钨材料。可以采用不同的化学机械平坦化工艺以及对于掩模具有较高选择性的配方来移除掩模。或者，可以采用反应式离子刻蚀(rie)工艺移除掩模。反应式离子刻蚀(rie)工艺中的刻蚀剂可以是nf3或含卤素刻蚀剂。

图9绘示一集成电路元件结构的一部份的简化剖视图，呈现将上覆介电层的牺牲层(例如图8中的牺牲层330)以及第一连通柱与第二连通柱(例如连通柱451、452)中的间隔物(例如图8中的间隔物771)移除的结果。第一连通柱451中的部分势垒层571也移除，如此一来势垒层571的顶表面低于插塞661的顶表面671。第二连通柱452中的部分势垒层572也移除，如此一来势垒层572的顶表面低于第二插塞662的顶表面672。然而，因为插塞661和第一连通柱451的侧壁之间的空间有限、以及第二插塞662和第二连通柱452的侧壁之间的空间有限，势垒层571和势垒层572的残留物可能残留在上述的有限空间中。

牺牲层、势垒层和间隔物可包括相同的材料(例如氮化钛、氮化钽)或类似的材料，如此一来此三者可以在相同的工艺步骤中被移除。移除的步骤可以采用湿式刻蚀工艺，相对于介电层、第一连通柱中的插塞和底电极中的钨材料、和第二连通柱中的第二插塞和导电柱中的钨材料而言，此湿式工艺对牺牲层、势垒层和间隔物中的材料(例如氮化钛、氮化钽)具有较高选择性。

图10绘示一集成电路元件结构的一部份的简化剖视图，呈现环绕底电极填入一绝缘材料(例如绝缘材料1030)至介电层(例如介电层320)及第一连通柱和第二连通柱上方的结果。第一连通柱(例如连通柱451)中，绝缘层将底电极(例如底电极871)和势垒层(例如势垒层571)分隔开来。第二连通柱(例如连通柱452)中，绝缘层将导电柱(例如导电柱872)和势垒层(例如势垒层572)分隔开来。举例而言，此绝缘层可包括hdp氧化物、低温氧化物或ald氧化物。较佳地，此绝缘层共形于插塞(例如插塞661)的顶表面、底电极(例如底电极871)的侧壁和介电层(例如介电层320)的顶表面。

图11绘示一集成电路元件结构的一部份的简化剖视图，呈现形成一存储元件(例如存储元件1171)于底电极的一上表面上的结果。形成一存储元件可包括氧化底电极(例如底电极871)的一上表面以形成存储元件(例如存储元件1171)于第一连通柱(例如连通柱451)中。存储元件和势垒层(例如势垒层571)经由绝缘材料(例如绝缘材料1030)物理性地分隔开来。存储元件包括一氧化钨化合物，且存储元件可编程为至少两种电阻态。因为存储元件和势垒层经由绝缘材料物理性地分隔开来，势垒层的材料(例如氮化钛、氮化钽)所造成的可能污染则可以被消除。因此，存储元件不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物。底电极同样不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物，这是因为底电极和势垒层经由绝缘材料物理性地分隔开来。第二连通柱(例如连通柱452)中的导电柱(例如导电柱872)的上表面可以被氧化而形成存储元件(例如存储元件1172)于第二连通柱(例如连通柱452)中。

图12绘示一集成电路元件结构的一部份的简化剖视图，呈现形成顶电极(例如顶电极1231)上覆并接触第一连通柱中的存储元件(例如存储元件1171)的结果。形成一顶电极可包括形成一导电材料层于绝缘材料之上；以及对上覆此导电材料层的一光刻胶层进行图案化，此图案化的光刻胶层包括一掩模区位于顶电极的一区域之上以及一开口刻蚀区位于第二连通柱(例如连通柱452)之上。底电极的侧边被绝缘材料(例如绝缘材料1030)环绕且位于插塞的顶表面和顶电极(例如顶电极1231)的底表面之间。举例而言，顶电极的导电材料可包括氮化钛。

第二连通柱(例如连通柱452)中的第二插塞(例如插塞662)可从基板的顶表面向上延伸并穿过介电层(例如介电层320)。形成一顶电极可包括采用图案化的光刻胶层刻蚀导电材料层、绝缘材料(例如绝缘材料1030)及介电层(例如介电层320)并停止在第二连通柱中的第二插塞(例如插塞662)的一顶表面(例如顶表面672)上。举例而言，可采用反应式离子刻蚀(rie)工艺及cf4或sf6来进行此刻蚀步骤。

图13绘示一集成电路元件结构的一部份的简化剖视图，呈现形成位线(例如位线1331)上覆并接触顶电极(例如顶电极1231)的结果。图13也呈现形成源极线(例如源极线1332)上覆并接触第二连通柱中的第二插塞(例如插塞662)的结果。举例而言，位线可包括的材料例如是氮化钛/铝/氮化钛、铝、氮化钛/铝、或厚氮化钛层，且可以沉积为图案化金属层。源极线也可包括材料例如是氮化钛/铝/氮化钛、铝、氮化钛/铝、或厚氮化钛层，且可以沉积为和位线相同或不同的图案化金属层。

如图13所示的实施例中，存储装置根据第一实施例而制成。存储装置包括一插塞(例如插塞661)，插塞从一基板(例如基板310)的一顶表面向上延伸穿过一介电层(例如介电层320)。存储装置包括一底电极(例如底电极871)，底电极的一外表面具有钨，底电极从插塞(例如插塞661)的一顶表面向上延伸。存储装置包括一绝缘材料(例如绝缘材料1030)，绝缘材料环绕底电极并且与底电极的外表面的钨接触。这表示绝缘材料和底电极之间不具有势垒层或粘着层，且没有势垒层或粘着层接触并污染存储元件。势垒层(例如势垒层571)设置于插塞和介电层之间，且底电极和势垒层经由绝缘材料物理性地分隔开来。势垒层的材料不同于底电极的材料。势垒层可包括氮化钛或氮化钽位于介电层和插塞之间。

插塞具有一第一侧向尺寸，底电极具有一侧向尺寸，底电极的侧向尺寸平行于插塞的第一侧向尺寸，且底电极的侧向尺寸小于插塞的第一侧向尺寸。举例而言，底电极可具有一尺寸为5纳米至50纳米。

存储装置包括一存储元件(例如存储元件1171)，存储元件位于底电极(例如底电极871)的一上表面上，存储元件包括一氧化钨化合物，且存储元件可编程为至少两种电阻态。氧化钨化合物可包括由底电极的上表面氧化而形成的一膜层。存储元件和势垒层经由绝缘材料物理性地分隔开来，因而来自势垒层的材料(例如氮化钛、氮化钽)的可能污染可以被消除。因此，存储元件不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物。底电极同样不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物，这是因为底电极和势垒层经由绝缘材料物理性地分隔开来。

存储装置包括一顶电极(例如顶电极1231)上覆并接触第一连通柱中的存储元件，其中底电极的侧边被绝缘材料(例如绝缘材料1030)环绕且位于插塞的顶表面和顶电极(例如顶电极1231)的底表面之间。存储装置可包括一位线(例如位线1331)上覆并接触顶电极(例如顶电极1231)。

存储装置可包括一存取装置位于基板上，其中存取装置可包括一晶体管，晶体管具有一第一掺杂区和一第二掺杂区(例如掺杂区311、312)，且第一掺杂区可耦接至插塞(例如插塞661)。

存储装置可包括一第二插塞(例如插塞662)，第二插塞的侧边被势垒层环绕，且第二插塞从基板的顶表面向上延伸穿过介电层以接触一源极线(例如源极线1332)。第二插塞可耦接至晶体管的第二掺杂区。势垒层(例如势垒层572)可穿过介电层并环绕第二插塞的侧边。势垒层和第二插塞具有一不同的材料。

图14～22绘示依照第二实施例的一种存储单元的制造方法。存储单元可包括插塞，此插塞从一基板的一顶表面向上延伸穿过一介电层；一底电极，此底电极的一外表面具有钨，且底电极从插塞的一顶表面向上延伸；一绝缘材料，此绝缘材料环绕底电极并且与底电极的外表面的钨接触；一存储元件，位于底电极的一上表面，此存储元件包括一氧化钨化合物，且此存储元件可编程为至少两种电阻态；以及一顶电极，此顶电极上覆并接触存储元件。

图14绘示一集成电路元件结构1600的一部份的简化剖视图，呈现形成介电层(例如介电层1620)于基板(例如基板1610)上、牺牲层(例如牺牲层1630)上覆介电层、一第一连通柱(例如连通柱1451)穿过介电层、一势垒层(例如势垒层1471)构成部分或全部的第一连通柱(例如连通柱1451)的衬层(lining)、以及一插塞(例如插塞1661)在第一连通柱中并从基板的顶表面向上延伸穿过介电层的结果。势垒层和牺牲层可包括相同的材料。牺牲层可包括对钨沉积具有良好附着特性的材料。牺牲层可以与势垒层的材料经由一选择性刻蚀而移除。介电层和牺牲层的材料请参照对应图3的相关叙述。

一势垒层(例如势垒层1472)也可构成部分或全部的第二连通柱(例如连通柱1452)的衬层(lining)。一第二插塞(例如插塞1662)可形成于第二连通柱(例如连通柱1452)中，并从基板的顶表面向上延伸穿过介电层。一存取装置可形成于基板上，存取装置包括一晶体管，晶体管具有第一掺杂区和第二掺杂区(例如掺杂区1611、1612)，第一掺杂区和第二掺杂区可以分别耦接至第一个插塞(例如插塞1661)和第二插塞(例如插塞1662)。晶体管可具有一栅极(例如栅极1621)，栅极连接至字线(例如字线1622)。

图14也呈现形成一掩模(例如掩模1640)上覆牺牲层(例如牺牲层1630)的结果。掩模具有一开口刻蚀区域(例如区域1651)位于第一个插塞(例如插塞1661)上方以及一第二开口刻蚀区域(例如区域1652)位于第二插塞(例如插塞1662)上方。

图15绘示一集成电路元件结构的一部份的简化剖视图，呈现形成开口穿过牺牲层并暴露前述第一个插塞的结果。形成一开口可包括使用掩模来进行刻蚀穿过牺牲层以形成开口(例如开口1751)于前述第一个插塞(例如插塞1661)之上并暴露出插塞(例如插塞1661)的一顶表面(例如顶表面1571)。第15图也呈现使用掩模来进行刻蚀穿过牺牲层以形成第二开口(例如开口1752)于第二插塞之上并暴露出第二插塞(例如插塞1662)的一顶表面(例如顶表面1572)的结果。

图16～17绘示实施例在开口中形成一底电极的工艺步骤，其中底电极可以是钨或其他具有钨在外表面的材料，且底电极从插塞的顶表面向上延伸。插塞具有一第一侧向尺寸(例如是直径)，底电极具有一侧向尺寸(例如是直径)，底电极的侧向尺寸平行于插塞的第一侧向尺寸，且底电极的侧向尺寸小于插塞的第一侧向尺寸。举例而言，底电极可以具有5纳米至50纳米的尺寸。

图16绘示一集成电路元件结构的一部份的简化剖视图，呈现在第一连通柱(例如连通柱1451)中形成一间隔物(例如间隔物1871)、且间隔物定义第一连通柱中的一缩减尺寸开口(例如开口1873)的结果。举例而言，间隔物可以经由以化学气相沉积(cvd)工艺或原子层沉积(ald)工艺沉积氮化钛或氮化钽层后、接着以反应式离子刻蚀(rie)工艺刻蚀氮化钛或氮化钽层而形成。用于刻蚀氮化钛的刻蚀配方可包括chf3以保护侧向刻蚀型态，且ci2作为主要的刻蚀前驱物。此刻蚀配方对于氮化钛或氮化钽层相对于钨材料可具有较高的刻蚀选择性。

一实施例中，形成一间隔物可包括形成一掩模上覆牺牲层，此掩模具有一开口刻蚀区域位于第一连通柱上方；沉积一间隔物层在第一连通柱中及掩模上；刻蚀间隔物层直到暴露出掩模；以及沉积一粘着层在第一连通柱中，粘着层比间隔物层薄。粘着层的原因在于以化学气相沉积工艺直接将钨材料沉积在掩模上可能导致钨材料的剥离/脱层的问题。粘着层可以防止剥离/脱层的问题，并且将钨材料保留在第一连通柱中的缩减尺寸开口(例如开口1873)中以形成底电极(例如图17中的底电极1971)。间隔物层和粘着层可包括和牺牲层相同的材料，如此一来此三者可以在之后的同一个工艺步骤中被移除(图18)。粘着层可具有0.5纳米至5纳米的厚度。

间隔物(例如间隔物1872)可以形成于第二连通柱(例如连通柱1452)中，间隔物定义第二连通柱中的一缩减尺寸开口(例如开口1874)。

图17绘示一集成电路元件结构的一部份的简化剖视图，呈现将钨材料穿过牺牲层而填入第一连通柱中的缩减尺寸开口(例如开口1873)中、以形成底电极(例如底电极1971)于插塞(例如插塞1661)的顶表面上的结果。举例而言，可以经由化学气相沉积工艺将钨材料填入第一连通柱中的缩减尺寸开口中。钨材料沉积在第一连通柱中的粘着层之上。举例而言，底电极可具有5纳米至50纳米的尺寸。穿过牺牲层的第二连通柱中的缩减尺寸开口(例如1874)中也可以填入钨材料，以形成导电柱(例如1972)于第二插塞(例如插塞1662)的顶表面上。

图17也呈现将掩模(例如第16图中的掩模1640)以及第一连通柱中的牺牲层上方的部分钨材料移除的结果。举例而言，可以采用化学机械平坦化工艺以及对于钨材料具有较高选择性的配方来移除部分钨材料。可以采用不同的化学机械平坦化工艺以及对于掩模具有较高选择性的配方来移除掩模。或者，可以采用反应式离子刻蚀(rie)工艺移除掩模。反应式离子刻蚀(rie)工艺中的刻蚀剂可以是nf3或含卤素刻蚀剂。

图18绘示一集成电路元件结构的一部份的简化剖视图，呈现将牺牲层(例如图17中的牺牲层1630)以及第一连通柱与第二连通柱(例如连通柱1451、1452)中的间隔物(例如图17中的间隔物1871、1872)移除的结果。第一连通柱1451中的部分势垒层1471也移除，如此一来势垒层1471的顶表面低于插塞1661的顶表面1571。第二连通柱1452中的部分势垒层1472也移除，如此一来势垒层1472的顶表面低于第二插塞1662的顶表面1572。然而，因为插塞1661和第一连通柱1451的侧壁之间的空间有限、以及第二插塞1662和第二连通柱1452的侧壁之间的空间有限，势垒层1471和势垒层1472的残留物可能残留在上述的有限空间中。

牺牲层、势垒层和间隔物可包括相同的材料(例如氮化钛、氮化钽)或类似的材料，如此一来此三者可以在相同的工艺步骤中被移除。移除的步骤可以采用湿式刻蚀工艺，相对于介电层、第一连通柱中的插塞和底电极中的钨材料、和第二连通柱中的第二插塞和导电柱中的钨材料而言，此湿式工艺对牺牲层、势垒层和间隔物中的材料(例如氮化钛、氮化钽)具有较高选择性。

图19绘示一集成电路元件结构的一部份的简化剖视图，呈现环绕底电极填入一绝缘材料(例如绝缘材料2130)至介电层(例如介电层1620)及第一连通柱和第二连通柱上方的结果。第一连通柱(例如连通柱1451)中，绝缘层将底电极(例如底电极1971)和势垒层(例如势垒层1471)分隔开来。第二连通柱(例如连通柱1452)中，绝缘层将导电柱(例如导电柱1972)和势垒层(例如势垒层1472)分隔开来。举例而言，此绝缘层可包括hdp氧化物、低温氧化物或ald氧化物。较佳地，此绝缘层共形于插塞(例如插塞1661)的顶表面、底电极(例如底电极1971)的侧壁和介电层(例如介电层1620)的顶表面。

图20绘示一集成电路元件结构的一部份的简化剖视图，呈现形成一存储元件于底电极的一上表面上的结果。形成一存储元件可包括氧化底电极(例如底电极1971)的一上表面以形成存储元件(例如存储元件2271)于第一连通柱(例如连通柱1451)中。存储元件和势垒层(例如势垒层1471)经由绝缘材料(例如绝缘材料2130)物理性地分隔开来。存储元件包括一氧化钨化合物，且存储元件可编程为至少两种电阻态。因为存储元件和势垒层经由绝缘材料物理性地分隔开来，势垒层的材料(例如氮化钛、氮化钽)所造成的可能污染则可以被消除。因此，存储元件不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物。底电极同样不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物，这是因为底电极和势垒层经由绝缘材料物理性地分隔开来。第二连通柱中的导电柱(例如导电柱1972)的上表面也可以被氧化而形成存储元件(例如存储元件2272)。

图21绘示一集成电路元件结构的一部份的简化剖视图，呈现形成顶电极(例如顶电极2131)上覆并接触第一连通柱中的存储元件(例如存储元件2271)的结果。形成一顶电极可包括形成一导电材料层于绝缘材料之上；以及对上覆此导电材料层的一光刻胶层进行图案化，此图案化的光刻胶层包括一掩模区位于顶电极的一区域之上以及一开口刻蚀区位于第二连通柱(例如连通柱1452)之上。底电极的侧边被绝缘材料(例如绝缘材料2130)环绕且位于插塞的顶表面和顶电极(例如顶电极2131)的底表面之间。举例而言，顶电极的导电材料可包括氮化钛。

第二连通柱(例如连通柱1452)中的第二插塞(例如插塞1662)可从基板的顶表面向上延伸并穿过介电层(例如介电层1620)。形成一顶电极可包括采用图案化的光刻胶层刻蚀导电材料层、绝缘材料(例如绝缘材料2130)及介电层(例如介电层1620)并停止在第二插塞(例如插塞1662)的一顶表面(例如顶表面1772)上。举例而言，可采用反应式离子刻蚀(rie)工艺及cf4或sf6来进行此刻蚀步骤。

图22绘示一集成电路元件结构的一部份的简化剖视图，呈现形成位线(例如位线2231)上覆并接触顶电极(例如顶电极2131)的结果。图22也呈现形成源极线(例如源极线2232)上覆并接触第二连通柱中的第二插塞(例如插塞1662)的结果。举例而言，位线可包括的材料例如是氮化钛/铝/氮化钛、铝、氮化钛/铝、或厚氮化钛层，且可以沉积为图案化金属层。源极线也可包括材料例如是氮化钛/铝/氮化钛、铝、氮化钛/铝、或厚氮化钛层，且可以沉积为和位线相同或不同的图案化金属层。

如图22所示的实施例中，存储装置根据第二实施例而制成。存储装置包括一插塞(例如插塞1661)，插塞从一基板(例如基板1610)的一顶表面向上延伸穿过一介电层(例如介电层1620)。存储装置包括一底电极(例如底电极1971)，底电极的一外表面具有钨，底电极从插塞(例如插塞1661)的一顶表面向上延伸。存储装置包括一绝缘材料(例如绝缘材料2130)，绝缘材料环绕底电极并且与底电极的外表面的钨接触。这表示绝缘材料和底电极之间不具有势垒层或粘着层，且没有势垒层或粘着层接触并污染存储元件。势垒层(例如势垒层1471)设置于插塞和介电层之间，且底电极和势垒层经由绝缘材料物理性地分隔开来。势垒层的材料不同于底电极的材料。势垒层可包括氮化钛或氮化钽位于介电层和插塞之间。

插塞具有一第一侧向尺寸，底电极具有一侧向尺寸，底电极的侧向尺寸平行于插塞的第一侧向尺寸，且底电极的侧向尺寸小于插塞的第一侧向尺寸。举例而言，底电极可具有一尺寸为5纳米至50纳米。

存储装置包括一存储元件(例如存储元件2271)，存储元件位于底电极(例如底电极1971)的一上表面上，存储元件包括一氧化钨化合物，且存储元件可编程为至少两种电阻态。氧化钨化合物可包括由底电极的上表面氧化而形成的一膜层。存储元件和势垒层经由绝缘材料物理性地分隔开来，因而来自势垒层的材料(例如氮化钛、氮化钽)的可能污染可以被消除。因此，存储元件不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物。底电极同样不具有钛金属或含钛化合物，也不具有钽金属或含钽化合物，这是因为底电极和势垒层经由绝缘材料物理性地分隔开来。

存储装置包括一顶电极(例如顶电极2131)上覆并接触存储元件，其中底电极的侧边被绝缘材料(例如绝缘材料2130)环绕且位于插塞的顶表面和顶电极(例如顶电极2131)的底表面之间。存储装置可包括一位线(例如位线2231)上覆并接触顶电极(例如顶电极2131)。

存储装置可包括一存取装置位于基板上，其中存取装置可包括一晶体管，晶体管具有一第一掺杂区和一第二掺杂区(例如掺杂区1611、1612)，且第一掺杂区可耦接至插塞(例如插塞1661)。

存储装置可包括一第二插塞(例如插塞1662)，第二插塞从基板的顶表面向上延伸穿过介电层以接触一源极线(例如源极线2232)。第二插塞可耦接至晶体管的第二掺杂区。势垒层(例如势垒层1472)可穿过介电层并环绕第二插塞的侧边。势垒层和第二插塞具有一不同的材料。

图23绘示用于制造一存储单元的简化流程图。步骤2311中，一介电层形成于一基板上，一牺牲层形成并上覆介电层，一第一连通柱形成并穿过介电层，一插塞形成于第一连通柱中。此步骤可进一步参照图3～5及图14的相关叙述。

步骤2312中，一开口形成并穿过牺牲层以暴露插塞。此步骤可进一步参照图6及图14～15的相关叙述。如图6的实施例所示，在牺牲层中形成开口包括形成第一连通柱穿过牺牲层、以及使第一连通柱中的钨材料产生凹陷以形成开口。产生凹陷的步骤包括形成插塞的一顶表面，插塞的顶表面低于牺牲层的一下表面。如图14～15的实施例所示，在牺牲层中形成开口包括：形成一掩模于牺牲层之上，掩模具有一开口刻蚀区域位于插塞之上；以及使用掩模刻蚀穿过牺牲层以形成开口于插塞之上并暴露出插塞的一顶表面。

步骤2313中，形成一底电极于开口中，底电极的一外表面具有钨，且底电极从插塞的一顶表面向上延伸。此步骤可进一步参照图7～8及图16～17的相关叙述。如第8和17图的实施例所示，插塞具有一第一侧向尺寸，底电极具有一侧向尺寸，底电极的侧向尺寸平行于插塞的第一侧向尺寸，且底电极的侧向尺寸小于插塞的第一侧向尺寸。

步骤2314中，移除牺牲层，并且环绕底电极填入一绝缘材料至插塞上方。此步骤可进一步参照图9～10及图18～19的相关叙述。

步骤2315中，形成一存储元件于底电极的一上表面上。存储元件包括一氧化钨化合物，且存储元件可编程为至少两种电阻态。此步骤可进一步参照图11及图20的相关叙述。

一实施例中，可形成一势垒层构成部分或全部的第一连通柱的衬层(lining)，其中存储元件和势垒层经由绝缘材料物理性地分隔开来。势垒层和牺牲层可包括相同的材料，且可经由使用一刻蚀工艺移除第一连通柱中的势垒层的一部份以移除该牺牲层。势垒层的叙述可参照图5～13。

并且，可形成一第二连通柱穿过介电层，可形成一第二插塞于第二连通柱中。可形成一存取装置于基板上，其中存取装置包括一晶体管，晶体管具有一第一掺杂区和一第二掺杂区，第一掺杂区和第二掺杂区分别耦接至第一连通柱中的钨材料和第二连通柱中的钨材料。

图24进一步绘示如图23所示的流程图中的工艺步骤。步骤2411中，形成一间隔物于第一连通柱中，此间隔物定义第一连通柱中的一缩减尺寸开口。间隔物和牺牲层可包括相同的材料。间隔物可包括氮化钛和氮化钽的至少其中之一。这使得钨材料可以形成于间隔物之间而无须额外的沉积步骤采用粘合/势垒材料来作为间隔物内衬。

形成间隔物可包括：形成一掩模上覆牺牲层，掩模具有一开口刻蚀区域位于第一连通柱之上；沉积一间隔物层于第一连通柱中及掩模上；刻蚀间隔物层直到暴露出掩模；以及沉积一粘着层在第一连通柱中，粘着层比间隔物层薄。举例而言，粘着层可具有0.5纳米至5纳米的厚度。间隔物层和粘着层可以和牺牲层包括相同的材料，因而此三者可以在同一个工艺步骤中移除。

步骤2412中，穿过牺牲层将钨材料填入第一连通柱中的缩减尺寸开口中，以形成底电极于插塞的顶表面上。步骤2413中，在移除牺牲层的同一个工艺步骤(例如图23中的步骤2314)中移除第一连通柱中的间隔物。步骤2414中，氧化底电极的一上表面以形成存储元件。图24所述的步骤可进一步参照图7～11和图16～20的相关叙述。

进一步的工艺步骤可包括形成一顶电极上覆并接触第一连通柱中的存储元件，以及形成一位线上覆并接触顶电极。可参照图12～13和图21～22的相关叙述。

由上述流程图可得知，许多的步骤可以合并、同时进行或以不影响效果的方式以不同顺序进行。一些情况下，读者可以理解需要对应做特定的改变而使得工艺步骤顺序改变后仍能达到相同的结果。一些其他情况下，读者可以理解需要在某些特定的条件下而使得工艺步骤顺序改变后仍能达到相同的结果。更进一步，上述流程图所述的步骤仅阐述用于了解本发明的工艺步骤，可以理解也可以在上述流程的工艺步骤之前、之间和之后增加额外的工艺步骤以达到其他的功能。

虽然上述实施例采用氧化钨化合物作为存储元件以及钨材料作为存储单元中的底电极，存储元件可包括其他与钨材料相当的材料作为底电极。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当以权利要求书所界定的为准。