本发明涉及半导体技术领域，尤其涉及一种3dnand闪存结构的形成方法。
背景技术：
近年来，闪存(flashmemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bitdensity)，同时减少位成本(bitcost)，三维的闪存存储器(3dnand)技术得到了迅速发展。
在3dnand闪存结构的形成方法中，涉及到通孔结构的形成。现有通孔结构的形成方法成本较高，工艺窗口较小，影响最终形成的3dnand的闪存结构的性能。
因此，需要一种新的3dnand闪存结构的形成方法，以节约成本，简化工艺流程，并提高3dnand闪存结构的性能。
技术实现要素：
本发明所要解决的技术问题是，提供一种3dnand闪存结构的形成方法，以节约成本，简化工艺流程。
为了解决上述问题，本发明提供了一种3dnand闪存结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括相互堆叠的第一绝缘层和第二绝缘层；刻蚀所述堆叠结构至半导体衬底表面，在所述堆叠结构内形成核心通孔及伪通孔；在所述核心通孔填充第一填充层；在所述伪通孔内填充第二填充层；去除所述核心通孔内的第一填充层；在所述核心通孔侧壁表面形成功能侧壁。
可选的，在所述核心通孔填充第一填充层的方法包括：在所述核心通孔和伪通孔内同时填充第一填充层；在所述堆叠结构、介质层及第一填充层上形成暴露出伪通孔内第一填充层表面的第一图形化掩膜层；以所述第一图形化掩膜层为掩膜，去除所述伪通孔内的第一填充层。
可选的，以所述第一图形化掩膜层为掩膜，采用干法刻蚀工艺去除所述伪通孔内的第一填充层。
可选的，通过干法刻蚀工艺去除所述核心通孔内的第一填充层。
可选的，所述干法刻蚀工艺为灰化工艺。
可选的，还包括：在所述堆叠结构、介质层及第一填充层上形成第二掩膜层；然后再在所述第二掩膜层表面形成第一图形化掩膜层。
可选的，所述第二掩膜层的材料与所述第一填充层材料相同；在去除所述核心通孔内的第一填充层的同时去除所述第二掩膜层。
可选的，所述第一填充层的材料为无定型碳。
可选的，所述第二填充层的材料为氧化硅或氮氧化硅。
可选的，所述堆叠结构包括核心阵列区域以及围绕核心阵列区域的台阶区域；所述伪通孔包括位于核心阵列区域的第一伪通孔、位于所述台阶区域的第二伪通孔以及位于核心阵列区域的隔离沟槽，所述第二伪通孔的上部穿过所述介质层、下部穿过所述堆叠结构。
本发明的3dnand闪存结构的形成方法，在核心通孔以及伪通孔中分别填充第一填充层和第二填充层，然后去除所述第一填充层暴露出所述核心通孔，再在所述核心通孔侧壁形成功能侧壁。所述功能侧壁仅在核心通孔内形成，与现有技术相比，无需再对伪通孔内进行刻蚀等操作，可以简化工艺步骤，节约成本。
附图说明
图1为一种3dnand闪存结构形成过程中，形成通孔结构后的结构示意图；
图2至图12为本发明一具体实施方式的3dnand闪存结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的3dnand闪存结构的形成方法的具体实施方式做详细说明。
请参考图1，为一具体实施方式中，形成通孔结构后的结构示意图。
在衬底10表面形成堆叠结构20，包括台阶区域11和核心阵列区域12，台阶区域11围绕所述核心阵列区域12。
在所述衬底10上形成贯穿所述堆叠结构20的通孔(未标识)，其中所述通孔包括位于核心阵列区域的功能沟道通孔22、伪沟道通孔23以及位于台阶区域的台阶区伪沟道通孔21，其中，功能沟道通孔22用于形成实际的电子存储传输结构，而伪沟道通孔23以及台阶区伪沟道通孔21用于形成支撑结构以及/或者平衡刻蚀或cmp工艺中的图形密度。进一步的，为了保护核心阵列区域的贯穿阵列接触部(tac)，还进一步形成围绕tac形成区域的沟槽24。
所述伪沟道通孔23、台阶区伪沟道通孔21、沟槽24与所述功能沟道通孔22同时形成，且同时在底部形成外延层41以及侧壁功能层42，所述侧壁功能层42，所述侧壁功能层42包括由外至内依次设置的阻挡层、电荷捕获层、隧穿层。
发明人发现，还后续需要通过额外的步骤，去除所述伪沟道通孔23、台阶区伪沟道通孔21以及沟槽24内的多余的外延层41、侧壁功能层42，以避免造成漏电和可靠性问题。除了会造成额外的成本增加，这些额外的步骤还会导致工艺窗口缩小，以及对功能沟道通孔22内的填充材料造成损伤等问题，导致3dnand闪存结构性能下降。
请参考图2至图12为本发明另一具体实施方式的3dnand闪存结构的形成过程的结构示意图。
请参考图2，提供半导体衬底100，所述半导体衬底100上形成有堆叠结构200及介质层300。
所述半导体衬底100可以为单晶硅衬底、ge衬底、sige衬底、soi或goi等；根据器件的实际需求，可以选择合适的半导体衬底100，在此不作限定。该具体实施方式中，所述半导体衬底100为单晶硅晶圆。
所述堆叠结构200包括相互堆叠的第一绝缘层201和第二绝缘层202，所述介质层300表面与所述堆叠结构200表面齐平。
请参考图3，刻蚀所述堆叠结构200至半导体衬底100表面，在所述堆叠结构200内形成核心通孔301及伪通孔。
所述伪通孔包括位于所述核心阵列区域ii内的第一伪通孔302。
该具体实施方式中，所述堆叠结构200包括核心阵列区域ii以及围绕所述核心阵列区域ii的台阶区域i。所述伪通孔还包括位于所述台阶区域i的第二伪通孔303以及位于核心阵列区域ii的隔离沟槽304，所述第二伪通孔303的上部穿过所述介质层300、下部穿过所述堆叠结构200。所述隔离沟槽304围绕在所述核心阵列区域ii内形成贯穿阵列接触部(tac)的区域设置，用于保护保护核心阵列区域的贯穿阵列接触部(tac)。所述第二伪通孔303内用于形成绝缘支柱，在后续形成控制栅极的过程中，支撑所述堆叠结构200。
具体的，所述核心通孔301、第一伪通孔302、第二伪通孔303以及隔离沟槽304的形成方法包括：在所述介质层300以及堆叠结构200表面形成具有开口的掩膜结构，所述开口定义出待形成的核心通孔301以及伪通孔的位置和尺寸；采用干法刻蚀工艺，沿所述开口刻蚀所述堆叠结构200以及介质层300，至半导体衬底100内，形成所述核心通孔301、第一伪通孔302、第二伪通孔303以及隔离沟槽304。
该具体实施方式中，所述掩膜结构包括氧化硅层401和位于所述氧化硅层401表面的氮化硅层402。
请参考图4，在所述核心通孔301、第一伪通孔302、第二伪通孔303以及隔离沟槽304内形成第一填充材料层403，所述第一填充材料层403还覆盖所述掩膜结构表面。
该具体实施方式中，所述第一填充材料层403的材料为可旋涂无定型碳，通过旋涂工艺，将第一填充材料层403填充满所述核心通孔301、第一伪通孔302、第二伪通孔303以及隔离沟槽304，并覆盖所述掩膜结构表面。
请参考图5，以所述氮化硅层402作为停止层，对所述第一填充材料层403进行回刻蚀，形成填充满所述核心通孔301、第一伪通孔302、第二伪通孔303以及隔离沟槽304的第一填充层413。
可以通过干法刻蚀工艺对所述第一填充材料层403进行回刻蚀，该具体实施方式中，所述干法刻蚀工艺为灰化工艺，通过刻蚀时间控制对所述第一填充材料层403的回刻蚀深度。该具体实施方式中，所述第一填充层413表面低于所述氮化硅层402的表面。
请参考图6，在所述堆叠结构200、介质层300及第一填充层413上形成第一图形化掩膜层405，所述第一图形化掩膜层405具有位于伪通孔内的第一填充层413上方。
所述第一图形化掩膜层405的材料为光刻胶，还可以为氧化硅或氮化硅等。该具体实施方式中，所述第一图形化掩膜层405下方还具有抗反射层406，所述抗反射层406的材料为氧化硅。
该具体实施方式中，在形成所述第一图形化掩膜层405之前，形成覆盖所述堆叠结构200、介质层300及第一填充层413表面的第二掩膜层404，然后再在所述第二掩膜层404表面形成所述第一图形化掩膜层405。该具体实施方式中，所述第二掩膜层404的材料为硬质无定型碳，与所述第一填充层413的材料相同。在本发明的其他具体实施方式中，所述第二掩膜层404的材料还可为其他合适的材料。
由于所述第一伪通孔302、第二伪通孔303以及隔离沟槽304的尺寸通常较大，因此可以采用较为便宜的光罩进行光刻形成所述第一图形化掩膜层405，从而可以节约成本。
请参考图7，以所述第一图形化掩膜层405为掩膜，去除所述伪通孔内的第一填充层413，暴露出所述第一伪通孔302、第二伪通孔303以及隔离沟槽304。
采用干法刻蚀工艺去除所述伪通孔内的第一填充层413，该具体实施方式中，所述干法刻蚀工艺为灰化工艺，可以同时去除所述材料为光刻胶的第一图形化掩膜层405、刻蚀所述第二掩膜层404以及位于第一伪通孔302、第二伪通孔303以及隔离沟槽304内第一填充层413。
请参考图8，在所述第一伪通孔302、第二伪通孔303以及隔离沟槽304内形成第二填充材料层407。
所述第二填充材料层407的材料为氧化硅，还可以为氮化硅、氮氧化硅层与所述第一填充层413不同的材料。可以采用化学气相沉积工艺形成所述第二填充材料层407，所述第二填充材料层407还覆盖所述抗反射层406。
请参考图9，以所述第二掩膜层404为停止层，对所述第二填充材料层407进行平坦化，形成填充所述第一伪通孔302、第二伪通孔303以及隔离沟槽304内的第二填充层417。
可以采用化学机械掩膜工艺或干法刻蚀工艺对所述第二填充材料层407进行平坦化，形成第二填充层417。位于所述第一伪通孔302、第二伪通孔303内的第二填充层417用于支撑所述堆叠结构200，位于所述隔离沟槽304内的第二填充层417则作为隔离层。
请参考图10，通过干法刻蚀工艺去除所述核心通孔301内的第一填充层413(请参考图9)，暴露出所述核心通孔301。
由于所述第一填充层413和第二填充层417的材料不同，可以直接采用灰化工艺去除所述核心通孔301内的第一填充层413。去除所述第一填充层413之后，对所述第二填充层417进行平坦化，使所述第二填充层417的表面与所述氮化硅层402的表面齐平。
请参考图11，在所述核心通孔301底部形成外延层500。
所述外延层500的材料为多晶硅，在形成所述外延层500之前，还包括采用干法或湿法工艺对所述核心通孔301底部进行预清洗，以去除所述核心通孔301底部的杂质等，以提高外延层500的质量。
请参考图12，在所述核心通孔301侧壁表面形成功能侧壁501。
所述功能侧壁501自所述核心通孔301侧壁表面向内依次包括：阻挡层、电荷捕获层、隧穿层。该具体实施方式中，所述功能侧壁501包括氧化硅阻挡层、氮化硅电荷捕获层以及氧化硅隧穿层。可以采用原子层沉积工艺形成所述功能侧壁501。
在形成所述功能侧壁501之后，还包括在所述功能侧壁501表面以及核心通孔301底部表面形成沟道层502，该具体实施方式中，所述沟道层502的材料为多晶硅；在其他具体所述方式中，所述沟槽层502材料还可以为其他半导体材料。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。