本公开大体上涉及集成电路，且更具体地说涉及用于将参考电压供应到封装中不同技术的多个管芯的系统和方法。
背景技术：
半导体行业的趋势正朝系统级封装(SiP)产品转移。这些趋势包括不断上涨的掩膜成本，其在今后的几年里可能超过1000万美元。此外，考虑到低于20纳米(NM)的技术节点的高晶片成本，不均衡的技术缩小因子使得一些电路类型在早期技术节点中更加经济。另一个趋势便是平面整体晶体管拓扑到达寿命终点，这导致对泄漏、性能、容量和成本更加严苛的权衡。另外，低于20nm的新型晶体管拓扑(例如FinFET等)可能并不是针对所有电路类型的有效解决方案。此外，摩尔定律(Moore′s law)因极端的单管芯复杂度导致研发成本和项目持续时间增加而受到挑战。
SiP考虑到了用于解决泄漏、性能、容量和成本的权衡的新最佳化范例。SiP甚至可有助于使用分治策略(divide-and-conquer strategy)来管理复杂度。然而，SiP还存在新的挑战，包括打算用于封装I/O的现有衬垫结构和经由例如PCI Express标准的芯片到芯片通信不具成本、频率、时延或功率效益的事实。
技术实现要素：
根据本发明的第一方面，提供一种系统级封装(SIP)，包括：
第一管芯，其具有：
被配置成提供第一内部电压电平的第一电源电压端，
第一管芯到管芯输出电路，
第一管芯到管芯输入电路，和
耦合到所述第一电源电压端的第一内部逻辑；以及
第二管芯，其具有：
被配置成提供第二内部电压电平的第二电源电压端；
第二管芯到管芯输出电路，
第二管芯到管芯输入电路，和
耦合到所述第二电源电压端的第二内部逻辑；
其中所述第一内部逻辑被配置成经由所述第一管芯到管芯输出电路和所述第二管芯到管芯输入电路将第一信号提供到所述第二内部逻辑，其中所述第一管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个被配置成基于所述第一和第二内部电压电平选择性地电平移位所述第一信号，且
其中所述第二内部逻辑被配置成经由所述第二管芯到管芯输出电路和所述第一管芯到管芯输入电路将第二信号提供到所述第一内部逻辑，其中所述第二管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个被配置成基于所述第一和第二内部电压电平选择性地电平移位所述第二信号。
在一个或多个实施例中，所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第一电源端耦合到所述第一电源电压端，且所述第二管芯到管芯输出电路和第二管芯到管芯输入电路的第一电源端耦合到所述第二电源电压端。
在一个或多个实施例中，所述第一管芯进一步包括：
第一选择电路，所述第一选择电路被配置成基于所述第一和第二内部电压电平将所述第一电源电压端或所述第二电源电压端中的一个耦合到所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端，且
其中所述第二管芯进一步包括：
第二选择电路，所述第二选择电路被配置成基于所述第一和第二内部电压电平将所述第一电源电压端或所述第二电源电压端中的一个耦合到所述第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端。
在一个或多个实施例中，当所述第二内部电压电平大于所述第一内部电压电平时：
所述第一选择电路被配置成将所述第二电源电压端耦合到所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的所述第二电源端，且
所述第二选择电路被配置成将所述第二电源电压端耦合到所述第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的所述第二电源端。
在一个或多个实施例中，当所述第二内部电压电平大于所述第一内部电压电平时：
所述第一选择电路还被配置成使所述第一电源电压端与所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的所述第二电源端解除耦合，且
所述第二选择电路还被配置成使所述第一电源电压端与所述第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的所述第二电源端解除耦合。
在一个或多个实施例中，当所述第一内部电压电平大于所述第二内部电压电平时：
所述第一选择电路被配置成将所述第一电源电压端耦合到所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的所述第二电源端，且
所述第二选择电路被配置成将所述第一电源电压端耦合到所述第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的所述第二电源端。
在一个或多个实施例中，当所述第二内部电压电平大于所述第一内部电压电平时，
所述第一管芯到管芯输出电路被配置成在将所述第一信号提供到所述第二管芯到管芯输入电路之前，将所述第一信号从所述第一内部电压电平上移到所述第二内部电压电平，且
所述第二管芯到管芯输入电路在不电平移位所述第一信号的情况下将所述第一信号提供到所述第二内部逻辑。
在一个或多个实施例中，当所述第二内部电压电平大于所述第一内部电压电平时，
所述第二管芯到管芯输出电路被配置成在不电平移位的情况下以所述第二内部电压电平提供所述第二信号，且
所述第一管芯到管芯输入电路被配置成在将所述第二信号提供到所述第一内部逻辑之前，将所述第二信号从所述第二内部电压电平下移到所述第一内部电压电平。
在一个或多个实施例中，当所述第一内部电压电平大于所述第二内部电压电平时，
所述第二管芯到管芯输出电路被配置成在将所述第二信号提供到所述第一管芯到管芯输入电路之前，将所述第二信号从所述第二内部电压电平上移到所述第一内部电压电平，且
所述第一管芯到管芯输入电路在不电平移位所述第二信号的情况下将所述第二信号提供到所述第一内部逻辑。
在一个或多个实施例中，当所述第一内部电压电平大于所述第二内部电压电平时，
所述第一管芯到管芯输出电路被配置成在不电平移位的情况下以所述第一内部电压电平提供所述第一信号，且
所述第二管芯到管芯输入电路被配置成在将所述第一信号提供到所述第二内部逻辑之前，将所述第一信号从所述第一内部电压电平下移到所述第二内部电压电平。
在一个或多个实施例中，所述第一选择电路包括：
第一开关，所述第一开关被配置成将所述第一电源电压端选择性地耦合到所述第一管芯到管芯输入电路和所述第一管芯到管芯输出电路中的每一个的所述第二电源端，
第二开关，所述第二开关被配置成将所述第二电源电压端选择性地耦合到所述第一管芯到管芯输入电路和所述第一管芯到管芯输出电路中的每一个的所述第二电源端，且
所述第二选择电路包括：
第一开关，所述第一开关被配置成将所述第二电源电压端选择性地耦合到所述第二管芯到管芯输入电路和所述第二管芯到管芯输出电路中的每一个的所述第二电源端，和
第二开关，所述第二开关被配置成将所述第一电源电压端选择性地耦合到所述第二管芯到管芯输入电路和所述第二管芯到管芯输出电路中的每一个的所述第二电源端。
在一个或多个实施例中，当所述第二内部电压电平大于所述第一内部电压电平时：
所述第一选择电路被配置成闭合所述第一选择电路的所述第二开关，并断开所述第一选择电路的所述第一开关，且
所述第二选择电路被配置成闭合所述第二选择电路的所述第一开关，并断开所述第二选择电路的所述第二开关。
在一个或多个实施例中，当所述第一内部电压电平大于所述第二内部电压电平时：
所述第一选择电路被配置成断开所述第一选择电路的所述第二开关，并闭合所述第一选择电路的所述第一开关，且
所述第二选择电路被配置成断开所述第二选择电路的所述第一开关，并闭合所述第二选择电路的所述第二开关。
根据本发明的第二方面，提供一种系统级封装(SIP)，包括：
第一管芯，其具有：
被配置成提供第一内部电压电平的第一电源电压端，
具有第一电源端和第二电源端的第一管芯到管芯输出电路，
具有第一电源端和第二电源端的第一管芯到管芯输入电路，和
耦合到所述第一电源电压端的第一内部逻辑；
第二管芯，其具有：
被配置成提供第二内部电压电平的第二电源电压端；
具有第一电源端和第二电源端的第二管芯到管芯输出电路，
具有第一电源端和第二电源端的第二管芯到管芯输入电路，和
耦合到所述第二电源电压端的第二内部逻辑；以及
参考端，其在所述第一和第二管芯外部，其中所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的所述第一电源端耦合到所述第一电源电压端，所述第二管芯到管芯输出电路和第二管芯到管芯输入电路的所述第一电源端耦合到所述第二电源电压端，且所述第一管芯到管芯输出电路、第一管芯到管芯输入电路、第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的所述第二电源端耦合到所述参考端。
在一个或多个实施例中，所述第一内部逻辑被配置成经由所述第一管芯到管芯输出电路和所述第二管芯到管芯输入电路将第一信号提供到所述第二内部逻辑，其中所述第一管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个被配置成基于是所述第一电源电压端还是所述第二电源电压端连接到所述参考端来选择性地电平移位所述第一信号，且
所述第二内部逻辑被配置成经由所述第二管芯到管芯输出电路和所述第一管芯到管芯输入电路将第二信号提供到所述第一内部逻辑，其中所述第二管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个被配置成基于是所述第一电源电压端还是所述第二电源电压端连接到所述参考端来选择性地电平移位所述第二信号。
在一个或多个实施例中，如果所述第二电源电压端连接到所述参考端，那么：
所述第一内部逻辑被配置成在所述第一内部电压电平下将所述第一信号提供到所述第一管芯到管芯输出电路，
所述第一管芯到管芯输出电路被配置成将所述第一信号从所述第一内部电压电平上移到所述第二内部电压电平，并将所述下移的第一信号提供到所述第二管芯到管芯输入电路，
所述第二管芯到管芯输入电路在所述第二内部电压电平下将所述上移的第一信号缓冲到所述第二内部逻辑，且
所述第二内部逻辑被配置成在所述第二内部电压电平下将所述第二信号提供到所述第二管芯到管芯输出电路，所述第二管芯到管芯输出电路被配置成在不电平移位所述第二信号的情况下将所述第二信号提供到所述第一管芯到管芯输入电路，且
所述第一管芯到管芯输入电路被配置成将所述第二信号从所述第二内部电压电平下移到所述第一内部电压电平，并将所述上移的第二信号提供到所述第一内部逻辑。
在一个或多个实施例中，如果所述第一电源电压端连接到所述参考端，那么：
所述第二内部逻辑被配置成在所述第二内部电压电平下将所述第二信号提供到所述第二管芯到管芯输出电路，
所述第二管芯到管芯输出电路被配置成将所述第二信号从所述第二内部电压电平上移到所述第一内部电压电平，并将所述下移的第二信号提供到所述第一管芯到管芯输入电路，
所述第一管芯到管芯输入电路在所述第一内部电压电平下将所述上移的第二信号缓冲到所述第一内部逻辑，且
所述第一内部逻辑被配置成在所述第一内部电压电平下将所述第一信号提供到所述第一管芯到管芯输出电路，所述第一管芯到管芯输出电路被配置成在不电平移位所述第一信号的情况下将所述第一信号提供到所述第二管芯到管芯输入电路，且
所述第二管芯到管芯输入电路被配置成将所述第一信号从所述第一内部电压电平下移到所述第二内部电压电平，并将所述上移的第一信号提供到所述第二内部逻辑。
根据本发明的第三方面，提供一种系统级封装(SIP)，包括：
第一管芯，其具有：
被配置成提供第一内部电压电平的第一电源电压端，
第一管芯到管芯输出电路，
第一管芯到管芯输入电路，和
耦合到所述第一电源电压端的第一内部逻辑；以及
第二管芯，其具有：
被配置成提供第二内部电压电平的第二电源电压端；
第二管芯到管芯输出电路，
第二管芯到管芯输入电路，和
耦合到所述第二电源电压端的第二内部逻辑；
其中所述第一内部逻辑被配置成经由所述第一管芯到管芯输出电路和所述第二管芯到管芯输入电路将第一信号提供到所述第二内部逻辑，其中：
所述第一管芯到管芯输出电路被配置成在所述第一内部电压电平大于所述第二内部电压电平时不电平移位所述第一信号，并在所述第二内部电压电平大于所述第一内部电压电平时上移所述第一信号，
所述第二管芯到管芯输入电路被配置成在所述第一内部电压电平大于所述第二内部电压电平时下移所述第一信号，并在所述第二内部电压电平大于所述第一内部电压电平时不电平移位所述第一信号，且
其中所述第二内部逻辑被配置成经由所述第二管芯到管芯输出电路和所述第一管芯到管芯输入电路将第二信号提供到所述第一内部逻辑，其中：
所述第二管芯到管芯输出电路被配置成在所述第二内部电压电平大于所述第一内部电压电平时不电平移位所述第二信号，并在所述第一内部电压电平大于所述第二内部电压电平时上移所述第二信号，
且第一管芯到管芯输入电路被配置成在所述第二内部电压电平大于所述第一内部电压电平时下移所述第一信号，并在所述第一内部电压电平大于所述第二内部电压电平时不电平移位所述第二信号。
在一个或多个实施例中，所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第一电源端耦合到所述第一电源电压端，且所述第二管芯到管芯输出电路和第二管芯到管芯输入电路的第一电源端耦合到所述第二电源电压端。
在一个或多个实施例中，所述第一管芯进一步包括：
第一选择电路，所述第一选择电路被配置成在所述第一内部电压电平大于所述第二电压电平时将所述第二电源电压端耦合到所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端，并在所述第二内部电压电平大于所述第一电压电平时将所述第一电源电压端耦合到所述第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的所述第二电源端，且
其中所述第二管芯进一步包括：
第二选择电路，所述第二选择电路被配置成在所述第二内部电压电平大于所述第一电压电平时将所述第一电源电压端耦合到所述第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端，并在所述第一内部电压电平大于所述第二电压电平时将所述第二电源电压端耦合到所述第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的所述第二电源端。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
借助于例子示出本公开，并且本公开不受附图的限制，在附图中类似标记指示类似元件。为简单和清晰起见示出各图中的元件，且这些元件未必按比例绘制。
图1是根据本发明的选定实施例的系统级封装(SiP)的框图。
图2是根据本发明的其它选定实施例的另一SiP的框图。
具体实施方式
本文中所公开的系统和方法提供以不同技术节点制造的系统级封装(SiP)，所述技术节点使用不同内部操作电压或有意在较低电压下操作来节约电力。可用于提供不同参考电压配置的信号输入和输出电路包括在管芯上。一个管芯上的SiP信号输出电路连接到另一个管芯上的SiP输入电路，且反之亦然。SiP信号电路出于在内部逻辑之间传达信号信息的目的，将输入和输出提供到其相应管芯上的内部逻辑。每个管芯的内部操作电压被提供到另一管芯。将选择两个内部操作电压中的较低电压，作为用于在两个管芯之间的所有信号通信的电压电平。使用最低内部电压电平会消除较小技术晶体管的栅极电压超负荷，同时得到最低电源解决方案。在替代实施例中，将选择两个内部操作电压中的较高电压，作为用于在两个管芯之间的所有信号通信的电压电平。使用两个内部操作电压中的较高电压会提供较好的噪声抗扰度，并在未来缩小技术中提供更多的性能。
期望以较低内部电压电平操作的技术管芯将其SiP信号电路仅连接到其内部电压电平。期望以较高内部电压电平操作的技术管芯将其SiP信号电路连接到其内部操作电压和由另一SiP管芯提供的电压电平。由另一SiP管芯提供的电压电平用于在两个管芯之间直接传达信号。如果期望以同一内部电压电平来操作两个管芯，那么相应SiP信号电路连接到管芯的内部电压电平。在SiP组装或加电期间所使用的选择方法可在一个管芯、两个管芯上实施，或在两个管芯外部实施。每个管芯上的内部逻辑电源电平在许多SiP配置中将不同。当出于扩展目的而构筑和管理SiP管芯库存(例如SRAM存储器扩展管芯)时，本文中所公开的系统和方法允许扩展管芯与使用较低、相同或较高电源电平操作的另一管芯一起再使用。
在替代实施例中，期望以较高内部电压电平操作的技术管芯将其SiP信号电路仅连接到其内部电压电平。期望以较低内部电压操作的技术管芯将其SiP信号电路连接到其内部操作电压和由另一SiP管芯提供的电压电平。由另一SiP管芯提供的电压电平用于在两个管芯之间直接传达信号。
图1是根据本发明的选定实施例的系统级封装(SiP)100的框图，系统级封装(SiP)100包括第一管芯102和第二管芯104。管芯102包括内部逻辑106、管芯到管芯输出电路108和管芯到管芯输入电路110。内部逻辑106耦合到第一电源电压端VDDI1，从而将信号提供到管芯到管芯输出电路108并从管芯到管芯输入电路110接收信号。电源电压端VDDI1还耦合到管芯到管芯输出电路108和管芯到管芯输出电路110。
管芯104包括内部逻辑116、管芯到管芯输入电路112和管芯到管芯输出电路114。内部逻辑116耦合到第二电源电压端VDDI2，从而将信号提供到管芯到管芯输出电路114并从管芯到管芯输入电路112接收信号。电源电压端VDDI2还耦合到管芯到管芯输出电路114和管芯到管芯输入电路112。
管芯102上的管芯到管芯输出电路108被耦合成将信号提供到管芯104上的管芯到管芯输入电路112。管芯102上的管芯到管芯输入电路110被耦合成从管芯104上的管芯到管芯输出电路114接收信号。管芯102可使用不同于管芯104的技术节点制得。术语“技术节点”指的是用于制造例如管芯102和104的互补金属氧化物半导体(CMOS)集成电路的工艺。一般来说，技术节点越小，用于操作电路的电压就越低。在高于针对特定技术节点所指定的电压下操作电路可损坏管芯102、104中的电路元件(例如晶体管)或缩短所述元件的寿命。因此，当管芯102使用不同于管芯104的技术节点制得时，SiP 100允许每个管芯102、104中的内部逻辑106、116在不同电压下操作，同时，在管芯102和104之间传递的信号的电压电平被移位到相应管芯102、104所需的电平。应注意，管芯102、104可包括处理电路、存储器、传感器和/或其它合适的集成电路。
在如由虚线所示的将参考电压VDDREF耦合到电源电压端VDDI1的第一配置中，参考电压VDDREF还耦合到管芯到管芯输出电路108、管芯到管芯输入电路110、管芯到管芯输入电路112和管芯到管芯输出电路114。当电源电压VDDI1大于电源电压VDDI2时，参考电压VDDREF与电源电压VDDI2相同。管芯到管芯输出电路108将来自内部逻辑106的信号在电源电压VDDI1电平下的电压移位到参考电压VDDREF的电平。随后，将电平移位后的信号供应到管芯104上的管芯到管芯输入电路112和内部逻辑116。来自管芯到管芯输出电路108的信号的电压电平处于将不会损害管芯104的电路组件的电平下。管芯到管芯输出电路114将来自内部逻辑116的信号发送到管芯102上的管芯到管芯输入电路110。管芯到管芯输入电路110将来自内部逻辑116的信号的电压从电源电压VDDI2的电平移位到参考电压VDDREF的电平。随后，在内部逻辑106所需的电平下，将电平移位后的信号供应到管芯102上的内部逻辑106。
在替代实施例中，当电源电压VDDI1小于电源电压VDDI2时，参考电压VDDREF与电源电压VDDI2相同。管芯到管芯输出电路108将来自内部逻辑106的信号在电源电压VDDI1电平下的电压移位到参考电压VDDREF的电平。随后，将电平移位后的信号供应到管芯104上的管芯到管芯输入电路112和内部逻辑116。来自管芯到管芯输出电路108的信号的电压电平处于与管芯104的电路组件相配的电平下。管芯到管芯输出电路114将来自内部逻辑116的信号发送到管芯102上的管芯到管芯输入电路110。管芯到管芯输入电路110将来自内部逻辑116的信号的电压从电源电压VDDI2的电平移位到参考电压VDDREF的电平。随后，在内部逻辑106所需的电平下，将电平移位后的信号供应到管芯102上的内部逻辑106。
系统100还可用于如由实线所示的将参考电压VDDREF耦合到电源电压端VDDI2的第二配置中。应注意，在第二配置中，将会去除参考电压VDDREF与电源电压端VDDI1之间的虚线。参考电压VDDREF还将耦合到管芯到管芯输出电路108、管芯到管芯输入电路110、管芯到管芯输入电路112和管芯到管芯输出电路114。当电源电压VDDI2大于电源电压VDDI1时，参考电压VDDREF与电源电压VDDI1相同。管芯到管芯输出电路114将来自内部逻辑116的信号在电源电压VDDI2电平下的电压移位到参考电压VDDREF的电平。随后，将电平移位后的信号供应到管芯102上的管芯到管芯输入电路110和内部逻辑106。管芯到管芯输入电路112将来自管芯到管芯输出电路108的信号的电压从电源电压VDDI1的电平移位到参考电压VDDREF的电平。随后，在内部逻辑116所需的电平下，将电平移位后的信号供应到管芯104上的内部逻辑116。
在替代实施例中，当电源电压VDDI2小于电源电压VDDI1时，参考电压VDDREF与电源电压VDDI1相同。管芯到管芯输出电路114将来自内部逻辑116的信号在电源电压VDDI2电平下的电压移位到参考电压VDDREF的电平。随后，将电平移位后的信号供应到管芯102上的管芯到管芯输入电路110和内部逻辑106。管芯到管芯输入电路112将来自管芯到管芯输出电路108的信号的电压从电源电压VDDI1的电平移位到参考电压VDDREF的电平。随后，在内部逻辑116所需的电平下，将电平移位后的信号供应到管芯104上的内部逻辑116。
图2是根据本发明的其它选定实施例的另一系统级封装(SiP)200的框图，系统级封装(SiP)200包括第一管芯102和第二管芯104。管芯102包括内部逻辑106、管芯到管芯输出电路108、管芯到管芯输入电路110和参考电压选择电路202。管芯104包括内部逻辑116、管芯到管芯输入电路112、管芯到管芯输出电路114和参考电压选择电路204。
内部逻辑106耦合到第一电源电压端VDDI1，从而将信号提供到管芯到管芯输出电路108并从管芯到管芯输入电路110接收信号。电源电压端VDDI1还耦合到管芯到管芯输出电路108、管芯到管芯输入电路110，并耦合到参考电压选择电路204中的开关206的第一端。开关206的第二端耦合到管芯到管芯输入电路110和管芯到管芯输出电路108。参考电压选择电路202另外包括具有第一端和第二端的开关208，所述第一端耦合到参考电压选择电路204中的开关210的第一端，所述第二端耦合到管芯到管芯输入电路110和管芯到管芯输出电路108。管芯102上的管芯到管芯输出电路108被耦合成将信号提供到管芯104上的管芯到管芯输入电路112。管芯104上的管芯到管芯输出电路114被耦合成将信号提供到管芯102上的管芯到管芯输入电路110。
内部逻辑116耦合到第二电源电压端VDDI2，从而将信号提供到管芯到管芯输出电路114并从管芯到管芯输入电路112接收信号。电源电压端VDDI2还耦合到管芯到管芯输出电路114、管芯到管芯输入电路112，并耦合到参考电压选择电路204中的开关210的第一端。开关210的第二端耦合到管芯到管芯输出电路114和管芯到管芯输入电路112。参考电压选择电路204另外包括具有第一端和第二端的开关212，所述第一端耦合到参考电压选择电路202中的开关206的第一端，所述第二端耦合到管芯到管芯输入电路110和管芯到管芯输出电路108。
由于管芯102可使用不同于管芯104的技术节点制得，因此SiP 200允许每个管芯102、104中的内部逻辑106、116在不同电压下操作，同时，在管芯102和104之间传递的信号的电压电平通过对参考电压选择电路202、204的操作而被移位到相应管芯102、104所需的电平。
在第一配置中，当电源电压VDDI1大于电源电压VDDI2时，断开参考电压选择电路202中的开关206，并闭合开关208。与此同时，闭合参考电压选择电路204中的开关210，并断开开关212。开关206到212的位置使得待用于管芯到管芯输出电路108的电源电压VDDI1使来自内部逻辑106的信号在电源电压VDDI1电平下的电压移位到电源电压VDDI2的电平。随后，将电平移位后的信号供应到管芯104上的管芯到管芯输入电路112和内部逻辑116。来自管芯到管芯输出电路108的信号的电压电平处于将不会损害管芯104的电路组件的电平下。管芯到管芯输出电路114将来自内部逻辑116的信号发送到管芯102上的管芯到管芯输入电路110。管芯到管芯输入电路110将来自内部逻辑116的信号的电压从电源电压VDDI2的电平移位到电源电压VDDI1的电平。随后，在内部逻辑106所需的电平下，将电平移位后的信号供应到管芯102上的内部逻辑106。
在替代实施例中，当电源电压VDDI1小于电源电压VDDI2时，断开参考电压选择电路202中的开关206，并闭合开关208。与此同时，闭合参考电压选择电路204中的开关210，并断开开关212。开关206到212的位置使得待用于管芯到管芯输出电路108的电源电压VDDI1使来自内部逻辑106的信号在电源电压VDDI1电平下的电压移位到电源电压VDDI2的电平。随后，将电平移位后的信号供应到管芯104上的管芯到管芯输入电路112和内部逻辑116。来自管芯到管芯输出电路108的信号的电压电平处于将不会损害管芯104的电路组件的电平下。管芯到管芯输出电路114将来自内部逻辑116的信号发送到管芯102上的管芯到管芯输入电路110。管芯到管芯输入电路110将来自内部逻辑116的信号的电压从电源电压VDDI2的电平移位到电源电压VDDI1的电平。随后，在内部逻辑106所需的电平下，将电平移位后的信号供应到管芯102上的内部逻辑106。
系统200还可在第二配置中进行使用，当电源电压VDDI2大于电源电压VDDI1时，闭合参考电压选择电路202中的开关206，并断开开关208。与此同时，断开参考电压选择电路204中的开关210，并闭合开关212。开关206到212的位置使得待用于管芯到管芯输出电路114的电源电压VDDI2使来自内部逻辑116的信号在电源电压VDDI2电平下的电压移位到电源电压VDDI1的电平。管芯到管芯输入电路112将来自内部逻辑116的信号在电源电压VDDI2电平下的电压移位到电源电压VDDI1的电平。随后，将电平移位后的信号供应到管芯102上的管芯到管芯输入电路110和内部逻辑106。管芯到管芯输入电路112将来自管芯到管芯输出电路108的信号的电压从电源电压VDDI1的电平移位到电源电压VDDI2的电平。随后，在内部逻辑116所需的电平下，将电平移位后的信号供应到管芯104上的内部逻辑116。
在替代实施例中，当电源电压VDDI2小于电源电压VDDI1时，闭合参考电压选择电路202中的开关206，并断开开关208。与此同时，断开参考电压选择电路204中的开关210，并闭合开关212。开关206到212的位置使得待用于管芯到管芯输出电路114的电源电压VDDI2使来自内部逻辑116的信号在电源电压VDDI2电平下的电压移位到电源电压VDDI1的电平。管芯到管芯输入电路112将来自内部逻辑116的信号在电源电压VDDI2电平下的电压移位到电源电压VDDI1的电平。随后，将电平移位后的信号供应到管芯102上的管芯到管芯输入电路110和内部逻辑106。管芯到管芯输入电路112将来自管芯到管芯输出电路108的信号的电压从电源电压VDDI1的电平移位到电源电压VDDI2的电平。随后，在内部逻辑116所需的电平下，将电平移位后的信号供应到管芯104上的内部逻辑116。
到目前为止，应了解，代替实施两个管芯上的封装I/O或仅一个管芯上的电平移位器，本文中所公开的实施例实施管芯到管芯输出电路108、114和管芯到管芯移位输入电路110、112来处置使用不同操作电压的管芯102、104之间的通信。管芯到管芯输出电路108、114和管芯到管芯输入电路110、112连接到每个相应管芯102、104上的内部逻辑电路106、116，从而将信号提供到另一管芯，并将接收到的信号从另一管芯分别提供到内部逻辑电路106、116。将用于管芯102、104之间的信号的电压电平选为两个管芯的内部电压电平中的最低内部电压电平。使用最低内部电压电平会消除较小技术晶体管的栅极电压超负荷，同时得到最高性能和最低电力解决方案。管芯到管芯输出电路108、114在其内部逻辑电压电平下将电力信号提供到另一管芯，或在驱动电力信号之前下移到替代电压电平。两个管芯上的管芯到管芯输入电路110、112都能够在其内部逻辑电压电平下接收另一管芯的信号，或能够在接收信号之前将替代电压电平上移到其内部逻辑电平。以此方式，库存中的制成管芯可在组装期间或在加电下被配置成与在低于或高于其自身内部逻辑电压电平的电平下操作的第二管芯一起稳固且有效地运作。
在选定实施例中，一种系统级封装(SIP)可包括第一管芯(102)，第一管芯(102)具有被配置成提供第一内部电压电平的第一电源电压端(VDDI1)、第一管芯到管芯输出电路(108)、第一管芯到管芯输入电路(110)和耦合到所述第一电源电压端的第一内部逻辑(106)。第二管芯可具有被配置成提供第二内部电压电平的第二电源电压端(VDDI2)、第二管芯到管芯输出电路(114)、第二管芯到管芯输入电路(112)和耦合到所述第二电源电压端的第二内部逻辑(116)。第一内部逻辑可被配置成经由第一管芯到管芯输出电路和第二管芯到管芯输入电路将第一信号提供到第二内部逻辑，其中第一管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个被配置成基于第一和第二内部电压电平选择性地电平移位第一信号。第二内部逻辑可被配置成经由第二管芯到管芯输出电路和第一管芯到管芯输入电路将第二信号提供到第一内部逻辑，其中第二管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个被配置成基于第一和第二内部电压电平选择性地电平移位第二信号。
在其它方面，第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第一电源端可耦合到第一电源电压端，且第二管芯到管芯输出电路和第二管芯到管芯输入电路的第一电源端可耦合到第二电源电压端。
在其它方面，第一管芯可另外包括第一选择电路，其被配置成基于第一和第二内部电压电平将第一电源电压端或第二电源电压端中的一个耦合到第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端。第二管芯可另外包括第二选择电路，其被配置成基于第一和第二内部电压电平将第一电源电压端或第二电源电压端中的一个耦合到第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端。
在其它方面，当第二内部电压电平大于第一内部电压电平时，第一选择电路可被配置成将第二电源电压端耦合到第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端，且(闭合开关208)第二选择电路可被配置成将第二电源电压端耦合到第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端(闭合开关210)。
在其它方面，当第二内部电压电平大于第一内部电压电平时，第一选择电路还可被配置成使第一电源电压端与第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端解除耦合(断开开关206)，且第二选择电路也可被配置成使第一电源电压端与第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端解除耦合(断开开关212)。
在其它方面，当第一内部电压电平大于第二内部电压电平时，第一选择电路可被配置成将第一电源电压端耦合到第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端，且(闭合开关206)第二选择电路可被配置成将第一电源电压端耦合到第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端(闭合开关212)。
在其它方面，当第二内部电压电平大于第一内部电压电平时，第一管芯到管芯输出电路(108)可被配置成在将第一信号提供到第二管芯到管芯输入电路(112)之前，将第一信号从第一内部电压电平(VDDI1)上移到第二内部电压电平(VDDI2)，且第二管芯到管芯输入电路可在不电平移位第一信号的情况下将第一信号提供到第二内部逻辑。
在其它方面，当第二内部电压电平大于第一内部电压电平时，第二管芯到管芯输出电路(114)可被配置成在不电平移位的情况下以第二内部电压电平提供第二信号，且第一管芯到管芯输入电路(110)可被配置成在将第二信号提供到第一内部逻辑之前，将第二信号从第二内部电压电平下移到第一内部电压电平。
在其它方面，当第一内部电压电平大于第二内部电压电平时，第二管芯到管芯输出电路(114)可被配置成在将第二信号提供到第一管芯到管芯输入电路(108)之前，将第二信号从第二内部电压电平(VDDI2)上移到第一内部电压电平(VDDI1)，且第一管芯到管芯输入电路(110)可在不电平移位第二信号的情况下将第二信号提供到第一内部逻辑。
在其它方面，当第一内部电压电平大于第二内部电压电平时，第一管芯到管芯输出电路(108)可被配置成在不电平移位的情况下以第一内部电压电平提供第一信号，且第二管芯到管芯输入电路(112)可被配置成在将第一信号提供到第二内部逻辑之前，将第一信号从第一内部电压电平下移到第二内部电压电平。
在其它方面，第一选择电路可包括：第一开关(206)，其可被配置成将第一电源电压端选择性地耦合到第一管芯到管芯输入电路和第一管芯到管芯输出电路中的每一个的第二电源端；以及第二开关(208)，其可被配置成将第二电源电压端选择性地耦合到第一管芯到管芯输入电路和第一管芯到管芯输出电路中的每一个的第二电源端。第二选择电路可包括：第一开关(210)，其被配置成将第二电源电压端选择性地耦合到第二管芯到管芯输入电路和第二管芯到管芯输出电路中的每一个的第二电源端；以及第二开关(212)，其被配置成将第一电源电压端选择性地耦合到第二管芯到管芯输入电路和第二管芯到管芯输出电路中的每一个的第二电源端。
在其它方面，当第二内部电压电平大于第一内部电压电平时，第一选择电路可被配置成闭合第一选择电路的第二开关(208)并断开第一选择电路的第一开关(206)，且第二选择电路可被配置成闭合第二选择电路的第一开关(210)并断开第二选择电路的第二开关(212)。
在其它方面，当第一内部电压电平大于第二内部电压电平时，第一选择电路可被配置成断开第一选择电路的第二开关(208)并闭合第一选择电路的第一开关(206)，且第二选择电路可被配置成断开第二选择电路的第一开关(210)并闭合第二选择电路的第二开关(212)。
在其它选定实施例中，一种系统级封装(SIP)可包括：第一管芯(102)，第一管芯(102)具有被配置成提供第一内部电压电平的第一电源电压端(VDDI1)、具有第一电源端和第二电源端的第一管芯到管芯输出电路(108)、具有第一电源端和第二电源端的第一管芯到管芯输入电路(110)、以及耦合到第一电源电压端的第一内部逻辑(106)。第二管芯可具有被配置成提供第二内部电压电平的第二电源电压端(VDDI2)。第二管芯到管芯输出电路(114)可具有第一电源端和第二电源端，第二管芯到管芯输入电路(112)可具有第一电源端和第二电源端，且第二内部逻辑(116)可耦合到第二电源电压端。参考端可在第一和第二管芯外部。第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第一电源端可耦合到第一电源电压端，第二管芯到管芯输出电路和第二管芯到管芯输入电路的第一电源端可耦合到第二电源电压端，且第一管芯到管芯输出电路、第一管芯到管芯输入电路、第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端可耦合到参考端。
在其它方面，第一内部逻辑可被配置成经由第一管芯到管芯输出电路和第二管芯到管芯输入电路将第一信号提供到第二内部逻辑，其中第一管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个被配置成基于是第一电源电压端还是第二电源电压端连接到参考端来选择性地电平移位第一信号，且第二内部逻辑可被配置成经由第二管芯到管芯输出电路和第一管芯到管芯输入电路将第二信号提供到第一内部逻辑，其中第二管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个被配置成基于是第一电源电压端还是第二电源电压端连接到参考端来选择性地电平移位第二信号。
在其它方面，如果第二电源电压端连接到参考端，那么第一内部逻辑可被配置成在第一内部电压电平下将第一信号提供到第一管芯到管芯输出电路，第一管芯到管芯输出电路可被配置成将第一信号从第一内部电压电平上移到第二内部电压电平并将下移的第一信号提供到第二管芯到管芯输入电路，第二管芯到管芯输入电路在第二内部电压电平下将上移的第一信号缓冲到第二内部逻辑，且第二内部逻辑可被配置成在第二内部电压电平下将第二信号提供到第二管芯到管芯输出电路，所述第二管芯到管芯输出电路可被配置成在不电平移位第二信号的情况下将第二信号提供到第一管芯到管芯输入电路，且第一管芯到管芯输入电路可被配置成将第二信号从第二内部电压电平下移到第一内部电压电平并将上移的第二信号提供到第一内部逻辑。
在其它方面，如果第一电源电压端连接到参考端，那么第二内部逻辑可被配置成在第二内部电压电平下将第二信号提供到第二管芯到管芯输出电路，第二管芯到管芯输出电路可被配置成将第二信号从第二内部电压电平上移到第一内部电压电平并将下移的第二信号提供到第一管芯到管芯输入电路，第一管芯到管芯输入电路在第一内部电压电平下将上移的第二信号缓冲到第一内部逻辑，且第一内部逻辑可被配置成在第一内部电压电平下将第一信号提供到第一管芯到管芯输出电路，所述第一管芯到管芯输出电路可被配置成在不电平移位第一信号的情况下将第一信号提供到第二管芯到管芯输入电路，且第二管芯到管芯输入电路可被配置成将第一信号从第一内部电压电平下移到第二内部电压电平并将上移的第一信号提供到第二内部逻辑。
在另外选定实施例中，一种系统级封装(SIP)可包括第一管芯(102)，第一管芯(102)具有被配置成提供第一内部电压电平的第一电源电压端(VDDI1)、第一管芯到管芯输出电路(108)、第一管芯到管芯输入电路(110)和耦合到第一电源电压端的第一内部逻辑(106)。第二管芯可具有被配置成提供第二内部电压电平的第二电源电压端(VDDI2)。第二管芯到管芯输出电路(114)、第二管芯到管芯输入电路(112)和第二内部逻辑(116)可耦合到第二电源电压端。第一内部逻辑可被配置成经由第一管芯到管芯输出电路和第二管芯到管芯输入电路将第一信号提供到第二内部逻辑。第一管芯到管芯输出电路可被配置成在第一内部电压电平大于第二内部电压电平时不电平移位第一信号并在第二内部电压电平大于第一内部电压电平时上移第一信号，第二管芯到管芯输入电路可被配置成在第一内部电压电平大于第二内部电压电平时下移第一信号并在第二内部电压电平大于第一内部电压电平时不电平移位第一信号。第二内部逻辑可被配置成经由第二管芯到管芯输出电路和第一管芯到管芯输入电路将第二信号提供到第一内部逻辑。第二管芯到管芯输出电路可被配置成在第二内部电压电平大于第一内部电压电平时不电平移位第二信号并在第一内部电压电平大于第二内部电压电平时上移第二信号，且第一管芯到管芯输入电路可被配置成在第二内部电压电平大于第一内部电压电平时下移第一信号并在第一内部电压电平大于第二内部电压电平时不电平移位第二信号。
在其它方面，第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第一电源端可耦合到第一电源电压端，且第二管芯到管芯输出电路和第二管芯到管芯输入电路的第一电源端可耦合到第二电源电压端。
在其它方面，第一管芯可另外包括第一选择电路，所述第一选择电路被配置成在第一内部电压电平大于第二电压电平时将第二电源电压端耦合到第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端，并在第二内部电压电平大于第一电压电平时将第一电源电压端耦合到第一管芯到管芯输出电路和第一管芯到管芯输入电路中的每一个的第二电源端。第二管芯可另外包括第二选择电路，所述第二选择电路被配置成在第二内部电压电平大于第一电压电平时将第一电源电压端耦合到第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端，并在第一内部电压电平大于第二电压电平时将第二电源电压端耦合到第二管芯到管芯输出电路和第二管芯到管芯输入电路中的每一个的第二电源端。
由于实施本公开的装置大部分由本领域的技术人员已知的电子组件和电路构成，因此为了理解和了解本公开的基本概念并且为了不混淆或偏离本发明的教导，将不会以比上文所说明的认为必要的任何更大程度解释电路细节。
尽管本公开已关于具体导电型或电势的极性进行描述，但本领域的技术人员会了解到，可颠倒导电型或电势的极性。
此外，在说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“在...上”、“在...下”等等(如果存在的话)用于描述性目的且未必用于描述永久性相对位置。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的本公开的实施例例如能够按不同于本文中所说明或以其它方式描述的那些朝向的其它朝向进行操作。
尽管本文中参考具体实施例描述了本公开，但是在不脱离如所附权利要求书所阐述的本公开的范围的情况下可以进行各种修改和改变。因此，应在说明性而非限制性意义上看待本说明书和图式，并且预期所有此类修改都包括在本公开的范围内。并不希望将本文中关于具体实施例描述的任何优势、优点或针对问题的解决方案解释为任何或所有权利要求的关键、必需或必不可少的特征或要素。
如本文中所使用，术语“耦合”并不希望局限于直接耦合或机械耦合。
此外，如本文中所使用，术语“一”被定义为一个或多于一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”导入的另一权利要求要素将含有此导入的权利要求要素的任何特定权利要求限于仅含有一个此要素的公开，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也是如此。对于定冠词的使用也是如此。
除非以其它方式陈述，否则例如“第一”和“第二”等术语用以任意地区别这些术语所描述的元件。因此，这些术语未必希望指示这些元件的时间上的优先级排序或其它优先级排序。