本发明涉及一种半导体集成电路的制造方法，特别涉及一种具有hkmg的nmos的制造方法。
背景技术：
hkmg具有高介电常数(hk)的栅介质层以及金属栅(mg)，故本领域中通常缩写为hkmg。采用hkmg的mos晶体管中，nmos的源区和漏区往往采用嵌入式外延层，nmos的嵌入式外延层的材料通常为sip，通过嵌入式外延层改变nmos的沟道区的应力并形成有利于改善nmos的沟道区的电子的迁移率的张应力，从而能改善nmos的沟道区的电子迁移率，降低沟道电阻。
随着技术的发展，器件的关键尺寸(cd)越来越小，如现有hkmg工艺的技术节点即cd已经达28nm以下，这使得器件的短沟道效应越来越严重，使器件的性能受到严重的影响，现有方法中，通常采用阱的阈值电压注入，轻掺杂漏(ldd)注入等来实现短沟道效应的优化。
现有具有hkmg的nmos的制造方法包括如下步骤：
步骤一、提供形成有nmos的栅极结构的硅衬底并在所述栅极结构的侧面形成侧墙，一般为氮化硅侧墙；所述栅极结构所覆盖的所述硅衬底的表面组成nmos的沟道区。该步骤的所述栅极结构通常为伪栅结构即包括多晶硅伪栅，在完成后续的源漏离子注入之后需要用包括金属栅的栅极结构即hkmg替换。
步骤二、对所述nmos的栅极结构的两侧的硅进行刻蚀形成凹槽；凹槽的侧面通常呈“∑”形。
步骤三、在所述凹槽中填充sip外延层；这样sip材料层就嵌入到硅中，故称为嵌入式sip层也即材料为sip的嵌入式外延层。
步骤四、进行源漏离子注入在所述nmos的栅极结构的两侧注入n型杂质并形成所述nmos的源区和漏区。
如果能结合nmos的嵌入式外延层的形成工艺来同时改善nmos的短沟道效应，则会对nmos的性能带来较好的改善，且成本低。
技术实现要素：
本发明所要解决的技术问题是提供一种具有hkmg的nmos的制造方法，能结合嵌入式外延层的形成工艺来改善nmos的短沟道效应。
为解决上述技术问题，本发明提供的具有hkmg的nmos的制造方法包括如下步骤：
步骤一、提供形成有nmos的栅极结构的硅衬底并在所述栅极结构的侧面形成侧墙；所述栅极结构所覆盖的所述硅衬底的表面组成nmos的沟道区。
步骤二、对所述nmos的栅极结构的两侧的硅进行刻蚀形成凹槽。
步骤三、在所述凹槽中形成嵌入式外延层的缓冲层。
步骤四、进行带倾角的第一次离子注入，所述第一次离子注入的注入杂质为碳和氮。
步骤五、在形成有所述缓冲层的所述凹槽中填充所述嵌入式外延层的主体层。
步骤六、在所述主体层的表面形成所述嵌入式外延层的盖帽层。
步骤七、进行第二次离子注入在所述nmos的栅极结构的两侧注入n型杂质并形成所述nmos的源区和漏区。
进一步的改进是，步骤一中的所述栅极结构包括第一栅介质层和多晶硅伪栅，所述栅极结构在步骤七形成所述nmos的源区和漏区之后去除，之后再在所述栅极结构去除的区域形成hkmg。
进一步的改进是，步骤一中所述侧墙为氮化硅侧墙。
进一步的改进是，步骤二中刻蚀形成的所述凹槽的两侧面都呈“∑”形。
进一步的改进是，在所述氮化硅侧墙形成之后所述凹槽刻蚀之前进行显影后cd测量。
进一步的改进是，在所述凹槽刻蚀之后进行刻蚀后cd测量。
进一步的改进是，所述嵌入式外延层的缓冲层、主体层和盖帽层的材料都为sip。
进一步的改进是，所述嵌入式外延层的缓冲层、主体层和盖帽层都采用选择性外延工艺形成。
进一步的改进是，所述缓冲层的p浓度低于所述主体层的p浓度，所述盖帽层的p浓度低于所述主体层的p浓度。
进一步的改进是，步骤一的所述硅衬底上还同时集成有pmos，在步骤二至步骤七中所述pmos区域被保护。
进一步的改进是，所述nmos的沟道区的长度为28nm以下。
进一步的改进是，步骤六中所述盖帽层突出于所述凹槽的顶部并高于所述硅衬底的表面位置。
本发明通过在嵌入式外延层的形成工艺中，主要是在凹槽以及凹槽表面的嵌入式外延层的缓冲层形成之后，在嵌入式外延层的主体层填充之前增加了一次带角度的碳和氮的离子注入即第一次离子注入，第一次离子注入能将碳和氮从凹槽侧面注入到沟道区中，从而能改善在沟道区中形成的短沟道效应也即能改善nmos的短沟道效应，所以本发明能结合嵌入式外延层的形成工艺来改善nmos的短沟道效应。
改善nmos的短沟道效应能带来器件性能的提升，而将改善nmos的短沟道效应的工艺结合到嵌入式外延层的形成工艺中则能带来成本的降低，且工艺简单。
通常，nmos和pmos集成于同一硅衬底上，在进行嵌入式外延层的形成工艺时，pmos的区域都会被保护，故本发明不会影响到pmos的特性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例具有hkmg的nmos的制造方法的流程图；
图2是本发明实施例方法中的器件结构图。
具体实施方式
如图1所示，是本发明实施例具有hkmg的nmos的制造方法的流程图；如图2所示，是本发明实施例方法中的器件结构图，本发明实施例具有hkmg的nmos的制造方法包括如下步骤：
步骤一、提供形成有nmos的栅极结构2的硅衬底1并在所述栅极结构2的侧面形成侧墙3；所述栅极结构2所覆盖的所述硅衬底1的表面组成nmos的沟道区。
本发明实施例中，所述栅极结构2包括第一栅介质层和多晶硅伪栅，所述栅极结构2在步骤七形成所述nmos的源区和漏区之后去除，之后再在所述栅极结构2去除的区域形成hkmg。
所述侧墙3为氮化硅侧墙。
步骤一的所述硅衬底1上还同时集成有pmos，在步骤二至步骤七中所述pmos区域被保护。本发明实施例中，所述nmos的沟道区的长度为28nm以下。也即本发明实施例对应的hkmg的工艺节点为28nm以下。
步骤二、对所述nmos的栅极结构2的两侧的硅进行刻蚀形成凹槽。
本发明实施例中，刻蚀形成的所述凹槽的两侧面都呈“∑”形。
在所述氮化硅侧墙形成之后所述凹槽刻蚀之前进行显影后cd测量afterdevelopinspection，adi)
在所述凹槽刻蚀之后进行刻蚀后cd测量(afteretchinspection，aei)。
步骤三、在所述凹槽中形成嵌入式外延层4的缓冲层(bufferlayer)41。
步骤四、进行带倾角的第一次离子注入，所述第一次离子注入的注入杂质为碳和氮。
步骤五、在形成有所述缓冲层41的所述凹槽中填充所述嵌入式外延层4的主体层(bulklayer)42。
步骤六、在所述主体层42的表面形成所述嵌入式外延层4的盖帽层(caplayer)43。也即由所述缓冲层41、所述主体层42和所述盖帽层43叠加形成所述嵌入式外延层4。
所述嵌入式外延层4的缓冲层41、主体层42和盖帽层43的材料都为sip。
所述嵌入式外延层4的缓冲层41、主体层42和盖帽层43都采用选择性外延工艺形成。
所述缓冲层41的p浓度低于所述主体层42的p浓度，所述盖帽层43的p浓度低于所述主体层42的p浓度。
所述盖帽层43突出于所述凹槽的顶部并高于所述硅衬底1的表面位置。
步骤七、进行第二次离子注入在所述nmos的栅极结构2的两侧注入n型杂质并形成所述nmos的源区和漏区。
本发明实施例通过在嵌入式外延层4的形成工艺中，主要是在凹槽以及凹槽表面的嵌入式外延层4的缓冲层41形成之后，在嵌入式外延层4的主体层42填充之前增加了一次带角度的碳和氮的离子注入即第一次离子注入，第一次离子注入能将碳和氮从凹槽侧面注入到沟道区中，从而能改善在沟道区中形成的短沟道效应也即能改善nmos的短沟道效应，所以本发明能结合嵌入式外延层4的形成工艺来改善nmos的短沟道效应。
改善nmos的短沟道效应能带来器件性能的提升，而将改善nmos的短沟道效应的工艺结合到嵌入式外延层4的形成工艺中则能带来成本的降低，且工艺简单。
通常，nmos和pmos集成于同一硅衬底1上，在进行嵌入式外延层4的形成工艺时，pmos的区域都会被保护，故本发明实施例不会影响到pmos的特性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。