蚀刻后阶段监控叠对情形与临界尺寸的半导体图案的制作方法

本发明涉及一种半导体图案，更特定言之，其涉及一种在蚀刻后阶段用来测量叠对(overlay)情形与临界尺寸(criticaldimension,cd)的半导体图案及其对应的测量方法。

背景技术：

以往在光刻制作工艺中如果要达到线宽微缩的目的，其大多会牵涉到使用具有较大数值孔径(numericalaperture,na)、较短曝光波长、或是采用空气以外的媒介(如水浸润式)的光学系统。然而随着传统的光刻制作工艺目前已然接近其理论极限，制造商们开始改用双重图案(doublepatterning,dp)方法来克服光学限制。在双重图案化光刻制作工艺中，图案是在两次曝光穿过光刻单元的步骤中形成的。在一些例子里，第一图案是在第二次过光前就经由蚀刻基底而形成。而在其他例子里，第一次与第二次过光之间不会有任何中介的蚀刻步骤。上述两种做法中，前者称为光刻-蚀刻-光刻-蚀刻(lele)双重图案化方法，后者称为光刻-光刻-蚀刻(lle)双重图案化方法。对于上述lele方法与lle方法而言，其在第一次与第二次过光中形成图案的必要制作工艺步骤实际上都是一样的。

如图1与图2所示，在自对准双重图案化(self-aligneddoublepatterning,sadp)制作工艺中，自对准双重图案14，如间隔壁，其会形成在掩模或目标层10上预定的心轴(mandrel，未示出)四周。蚀刻制作工艺是使用预定的光致抗蚀剂12作为掩模来进行，以移除预定的空白区域中不需要的双重图案。此蚀刻步骤会移除所有没有被光致抗蚀剂覆盖的自对准双重图案或是间隔壁。在实作中，光刻制作工艺中蚀刻后的尺寸偏差(etchbias)与光致抗蚀剂叠对偏移(overlayshift)等问题会产生非预期的图案，如图2中所示不完整的自对准双重图案14a。这类非预期的图案会使得蚀刻后检测阶段的临界尺寸(afteretchinspectionforcriticaldimension,aeicd)测量变得更为困难，特别是上述例子中的问题有可能是发生在光刻制作工艺期间或者是发生在蚀刻制作工艺期间，故无法去判定其临界尺寸偏移(etchbias)或是叠对偏移的根本原因，也因而无法达成线上(in-line)监控与产品调度的优点，如此无疑将会对制造商造成莫大的损失。

此外，对晶片上连续的图案层之间进行叠对测量也是为何集成电路与元件的制作中需要制作工艺控制的关键因素之一。叠对测量通常是特别用来判定一第一图案层与设置在其上方或下方的一第二图案层之间的对位有多准确。在此例中，用来遮盖自对准双重图案的光致抗蚀剂与该自对准双重图案的叠对情形必须要加以监控。现今，叠对测量是通过与晶片各层结构印在一起的各种目标图案之间的对位来进行。

技术实现要素：

前文所记述的问题在本发明中可通过提供在蚀刻后阶段特别设计来监控叠对情形与临界尺寸的半导体图案与其对应的测量方法来解决。本发明所提供的半导体图案不仅可用于蚀刻后阶段的临界尺寸测量，也可用来检测叠对偏移缺陷以及角钝化等问题。

为了达成前述目的，本发明的一实施例中提出了一种半导体图案，其中包含了一第一倒t形图案以及一第二图案，该第一倒t形图案具有一基部往一第一方向延伸以及一中间部从该基部往与该第一方向正交的一第二方向延伸，该第二图案邻近该第一倒t形图案的该基部并与该基部间隔，其中该第一倒t形图案与该第二图案由多个彼此间隔且往该第二方向延伸的间隔壁图案所构成。

为了达成前述目的，本发明的一实施例中提出了一种使用前段详述的半导体图案的测量方法，其步骤包含在一蚀刻制作工艺后测量该基部与该第二图案之间的间隔以及测量该基部在该第二方向上的宽度以监控线图案与空白区域的临界尺寸。

本发明的这类目的与其他目的在阅者读过下文中以多种图形与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示是描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1与图2为顶示意图，其绘示出现有技术中的一自对准双重图案化(sadp)制作工艺；

图3为本发明实施例一自对准双重图案在蚀刻制作工艺前的顶示意图；

图4为本发明实施例一自对准双重图案在蚀刻制作工艺后形成的半导体图案的顶示意图；以及

图5为本发明另一实施例一自对准双重图案在蚀刻制作工艺后形成的半导体图案的顶示意图。

需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

主要元件符号说明

10目标层

12光致抗蚀剂

14自对准双重图案

14a不完整的自对准双重图案

102间隔壁图案

110光致抗蚀剂(半导体)图案

112第一倒t形图案

112a基部

112b中间部

114第二图案

120光致抗蚀剂(半导体)图案

122第一倒t形图案

122a基部

122b中间部

124第二图案

cd1/cd2/cd3/cd4间距值

l1第一方向

l2第二方向

m中线

具体实施方式

现在文中将参照随附的图示来描述本发明，其绘示出了本发明的实施范例。然而，本发明可以多种不同的形式来体现，其不应被解读成是对文中所提出的实施范例加诸各种限制。文中所揭露的实施例是提供来使得本发明揭露更为全面完善，其将完整地传达本发明的范畴给本领域的技术人士。为了图示清晰之故，除非文中加以陈述界定，图中的元件与区域的大小可能会加以夸大。

除非另有定义，文中所用的所有术语(包含科技术语与科学术语等)都具有如同本发明所属领域的技术人士所公认公知的意思，更需了解这些术语应该被解释成具有与在相关技术以及本发明揭露的文意中一致的意思。除非文中有特别定义，其不应以过度理想化或是形式化的方式来解读。

首先请参照图3，其为自对准双重图案在蚀刻制作工艺前的顶示意图。本发明优选实施例中所要形成的鳍部之间的节距是超出目前业界使用的193nm浸润式单次曝光光刻系统与技术的分辨率能力的。故此，本发明中采用多次图案化制作工艺，如自对准双重图案化(self-aligneddoublepatterning,sadp)制作工艺，来形成界定出该些鳍部大小与设置方式的图案化硬掩模。此制作工艺中会有多条心轴(未示出)预先形成在基底100上，该些心轴的宽度以及/或心轴之间的间距是用来界定出所形的鳍部之间的间距。接着，在基底100上毯覆形成一材料层，此材料层的蚀刻速率与心轴图案的蚀刻速率不同。此材料层之后会受到回蚀制作工艺而形成多条围绕在心轴图案四周的间隔壁，随后移除该些心轴图案，如此即会在基底100上形成多个回圈态样的间隔壁图案102。这些间隔壁图案102将用来界定出所要形成的鳍部图案的大小与设置方式。

复参照图3。在形成间隔壁图案102后，进行一蚀刻制作工艺来移除预定的空白区域上那些不需要的间隔壁图案102，以及/或者是切掉每个该些间隔壁图案的两端，以将回圈态样的间隔壁转变成彼此间隔分离的条纹图案。此过程中将会用光致抗蚀剂盖住要保留在基底100上的间隔壁图案102。在此光刻制作工艺中，为了要形成用来监控叠对情形与临界尺寸的特定半导体图案，本发明使用具有特殊形状与部位的光致抗蚀剂图案110来盖住部分的间隔壁图案102。这些半导体图案可与其他测试图案一起形成在切割道中。如图3所示，光致抗蚀剂图案110包含一第一倒t形图案112以及一第二图案114邻近该第一倒t形图案112并与之间隔。更特定言之，光致抗蚀剂图案110的第一倒t形图案112具有一基部112a往一第一方向l1延伸以及一中间部112b从该基部112a往与该第一方向l1正交的一第二方向l2延伸。

请注意图3中所示的光致抗蚀剂图案110是光刻制作工艺中形成在整个基底上、用来界定出整个集成电路图案与布局的光致抗蚀剂(未示出)的一部分。如本发明所提供者，图3中所形成的光致抗蚀剂图案110会用来界定出后续蚀刻制作工艺(即蚀刻后阶段)后用于监控叠对情形与临界尺寸的半导体图案。以此方式，用蚀刻制作工艺从光致抗蚀剂图案110产生的该半导体图案可以实质反映出该光致抗蚀剂的叠对情形以及该蚀刻制作工艺的蚀刻状况。

现在请参照图4。在形成光致抗蚀剂图案110后，使用该光致抗蚀剂(包含部分的光致抗蚀剂图案110)作为蚀刻掩模进行一蚀刻制作工艺，以移除空白区域不需要的间隔壁图案102，并在基底100上形成所需的半导体图案。须注意图4中用光刻蚀刻制作工艺形成的半导体图案120具有与图3中光致抗蚀剂图案110完全相同的形状，差别仅在于光致抗蚀剂图案120是由间隔壁或是条纹图案102所构成的。半导体图案120包含一第一倒t形图案122，其具有一基部122a往第一方向l1延伸以及一中间部122b从该基部122a往与该第一方向l1正交的一第二方向l2延伸，以及具有一第二图案124邻近该第一倒t形图案122的基部122a并与之间隔。需注意第一倒t形图案122与第二图案124是由多个彼此间隔且往该第二方向l2延伸的间隔壁图案102所构成的。

本发明所提供的半导体图案120的形状具有多种测量用途，其将下文中分别说明：

(1)对于基部122a与第二图案124之间的间距而言，图中所测量出的间距值cd1可以在蚀刻后阶段或是蚀刻后检测(afteretchinspection,aei)阶段用来判定蚀刻制作工艺对基底上空白区域的蚀刻临界尺寸偏移(etchbias)程度。此测量对于侦测半导体图案110中间或边缘的间距值cd1是否偏离预定值(即etchbias)十分重要。

(2)图中所测量出的基部122a在第二方向l2上的cd2值(即宽度)可用来在蚀刻后阶段判定蚀刻制作工艺对线图案、鳍部、或是密集区域的蚀刻临界尺寸偏移程度。此测量对于侦测半导体图案110的角落部位或是边缘部位的间距值cd2是否偏离预定值也十分重要。

(3)中间部122b与基部122a之间的角落(以虚圈标示)在aei阶段会受到检视，来侦测并确认其角钝化程度。

(4)前层与当层之间的叠对情形也可受到本发明所提出的半导体图案监控。请复参照图4，通过检视第一倒t形图案122的中间部122b并确认其间隔壁或条纹图案相对于中间部122b的中线m的对称程度，其可判定出两层结构的叠对情况与偏移程度。虚框中所示的不对称图案分布可能反映出了先前步骤中所形成的光致抗蚀剂图案110并没有准确地对齐或叠对在基底与目标层上。

(5)对叠对偏移问题相同的判定基准也可以用在基部122a的测量上。经由计算基部122a的中间部122b两侧的间隔壁或条纹图案的数目，中间部122b两侧的条纹图案数目如果结果不同，其可能反映出上层(如光致抗蚀剂)严重地偏离其预定位置。此区域中如果有任何不完整的间隔壁图案，其可能也反映出光致抗蚀剂没有与下层对好。

图4中所示的半导体图案120只可判定出第一方向l1上的叠对偏移。为了要同时监控第一方向l1与第二方向l2上的偏移，如图5所示，本发明另一实施例中可加入额外的半导体图案来共同检测，其具有同样的倒t形图案与第二图案，但其位向与原先的图案正交。如图中所示，其临界尺寸cd3与cd4也可测量来监控叠对情况与偏移程度。

前文所详述的半导体图案与其对应的测量方法的优点在于仅需在单次步骤中使用简单的半导体图案即可达到多种制作工艺控制与监控相关的测量与检测，无需额外的成本与修改制作工艺。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。