一种发光二极管芯片及其制作方法与流程

本发明涉及半导体技术领域，特别涉及一种发光二极管芯片及其制作方法。

背景技术：

发光二极管(英文：lightemittingdiode，简称led)是一种半导体发光器件，被广泛用于指示灯、显示屏等。白光led是继白炽灯和日光灯之后的第三代电光源，白光led的能耗仅为白炽灯的八分之一，荧光灯的二分之一，寿命可长达十万小时，对于普通家庭照明可谓“一劳永逸”。

芯片是led的核心组件。现有的led芯片包括衬底、n型半导体层、有源层、p型半导体层、透明导电薄膜、p型电极、n型电极和反射层。n型半导体层、有源层和p型半导体层依次层叠在衬底的第一表面上，p型半导体层上设有延伸至n型半导体层的凹槽；透明导电薄膜铺设在p型半导体层上，p型电极设置在透明导电薄膜上，n型电极设置在凹槽内的n型半导体层上；反射层铺设在衬底的第二表面上，衬底的第二表面为与衬底的第一表面相反的表面。

具体地，衬底用于提供外延生长的表面并起到支撑作用；n型半导体层用于提供进行复合发光的电子，有源层用于进行电子和空穴的复合发光，p型半导体层用于提供进行复合发光的空穴；n型电极和p型电极用于接入电源，以向芯片中注入电流，驱动n型半导体层提供的电子和p型半导体层提供的空穴注入有源层进行复合发光；透明导电薄膜用于促进电流的横向扩展，以增加有源层的发光面积；反射层用于对射向衬底的光线进行反射，以提供芯片的正向出光效率。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：

反射层通常采用分布式布拉格反射镜(英文：distributedbraggreflection)实现。dbr是由两种不同折射率的材料以abab的方式交替排列组成的周期结构，如36～42组sio2/tio2的复合层(sio2的折射率为1.5，tio2的折射率为2.5)，利用折射率的变化实现光线的反射，制作工艺较为复杂，耗时较长，制作成本高。

技术实现要素：

本发明实施例提供了一种发光二极管芯片及其制作方法，能够解决现有技术反射层制作工艺复杂、制作成本高、制作周期长的问题。所述技术方案如下：

一方面，本发明实施例提供了一种发光二极管芯片，所述发光二极管芯片包括衬底、n型半导体层、有源层、p型半导体层、透明导电薄膜、p型电极和n型电极，所述n型半导体层、所述有源层和所述p型半导体层依次层叠在所述衬底的第一表面上，所述p型半导体层上设有延伸至所述n型半导体层的凹槽，所述透明导电薄膜铺设在所述p型半导体层上，所述p型电极设置在所述透明导电薄膜上，所述n型电极设置在所述凹槽内的n型半导体层上；所述发光二极管芯片还包括复合层，所述复合层包括若干金属纳米颗粒和无机材料层，所述若干金属纳米颗粒间隔设置在所述衬底的第二表面上，所述无机材料层铺设在所述若干纳米银颗粒和所述若干纳米银颗粒之间的衬底的第二表面上，所述复合层的折射率小于或等于1，所述衬底的第二表面为与所述衬底的第一表面相反的表面。

可选地，所述金属纳米颗粒为银纳米颗粒，所述无机材料层为二氧化钛层。

优选地，所述若干银纳米颗粒在所述衬底的第二表面上的覆盖面积小于或等于所述衬底的第二表面的面积的40％。

优选地，所述银纳米颗粒的粒径小于或等于140nm。

可选地，所述银纳米颗粒的高度为10nm～20nm。

可选地，所述二氧化钛层的厚度为10nm～20nm。

另一方面，本发明实施例提供了一种发光二极管芯片的制作方法，所述制作方法包括：

在衬底的第一表面上依次生长n型半导体层、有源层和p型半导体层；

在所述p型半导体层上开设延伸至所述n型半导体层的凹槽；

在所述p型半导体层上形成透明导电薄膜；

在所述透明导电薄膜上设置p型电极，在所述凹槽内的n型半导体层上设置n型电极；

在所述衬底的第二表面上形成复合层，所述复合层包括若干金属纳米颗粒和无机材料层，所述若干金属纳米颗粒间隔设置在所述衬底的第二表面上，所述无机材料层铺设在所述若干纳米银颗粒和所述若干纳米银颗粒之间的衬底的第二表面上，所述复合层的折射率小于或等于1，所述衬底的第二表面为与所述衬底的第一表面相反的表面。

可选地，所述在所述衬底的第二表面上形成复合层，包括：

在所述衬底的第二表面上形成银层；

对银层图形化，得到间隔设置的若干银纳米颗粒；

在所述若干银纳米颗粒和所述若干银纳米颗粒之间的衬底的第二表面上形成二氧化钛层。

优选地，所述若干银纳米颗粒在所述衬底的第二表面上的覆盖面积小于或等于所述衬底的第二表面的面积的40％。

优选地，所述银纳米颗粒的粒径小于或等于140nm。

本发明实施例提供的技术方案带来的有益效果是：

通过在衬底的第二表面设置复合层，复合层的折射率小于或等于1，射向衬底的光线很容易满足全反射的条件，对于波长在400nm～800nm之间的光线均可以实现全反射，完全可以代替dbr作为反射层。同时复合层只包括若干金属纳米颗粒和无机材料层，与dbr相比，制作工艺十分简单，可以大大缩短制作周期，降低制作成本，提高了led在实际应用方面的竞争力。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种发光二极管芯片的结构示意图；

图2是本发明实施例提供的若干银纳米颗粒的分布示意图；

图3是本发明实施例提供的一种发光二极管芯片的制作方法的流程图；

图4a-图4e是本发明实施例提供的制作方法在各步骤执行过程中得到的发光二极管芯片的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明实施例提供了一种发光二极管芯片，图1为本发明实施例提供的一种发光二极管芯片的结构示意图，参见图1，该发光二极管芯片包括衬底10、n型半导体层21、有源层22、p型半导体层23、透明导电薄膜30、p型电极41和n型电极42。n型半导体层21、有源层22和p型半导体层23依次层叠在衬底10的第一表面上，p型半导体层23上设有延伸至n型半导体层21的凹槽20，透明导电薄膜30铺设在p型半导体层23上，p型电极41设置在透明导电薄膜30上，n型电极42设置在凹槽20内的n型半导体层21上。

在本实施例中，该发光二极管芯片还包括复合层50，复合层50包括若干金属纳米颗粒51和无机材料层52，若干金属纳米颗粒51间隔设置在衬底10的第二表面上，无机材料层52铺设在若干金属纳米颗粒51和若干金属纳米颗粒51之间的衬底10的第二表面上，复合层50的折射率小于或等于1，衬底10的第二表面为与衬底10的第一表面相反的表面。

本发明实施例通过在衬底的第二表面设置复合层，复合层的折射率小于或等于1，射向衬底的光线很容易满足全反射的条件，对于波长在400nm～800nm之间的光线均可以实现全反射，完全可以代替dbr作为反射层。同时复合层只包括若干金属纳米颗粒和无机材料层，与dbr相比，制作工艺十分简单，可以大大缩短制作周期，降低制作成本，提高了led在实际应用方面的竞争力。

可选地，金属纳米颗粒51可以为银纳米颗粒，无机材料层52可以为二氧化钛层。

实验证实，采用银纳米颗粒和二氧化钛层的组合可以较好的满足复合层对折射率的要求。

优选地，若干银纳米颗粒51在衬底10的第二表面上的覆盖面积可以小于或等于衬底10的第二表面的面积的40％。

如果若干银纳米颗粒在衬底的第二表面上的覆盖面积大于衬底的第二表面的面积的40％，则可能由于银纳米颗粒的覆盖面积太大而造成复合层近似为平面结构，影响复合层对射向衬底的光线的折射率。

更优选地，若干银纳米颗粒51在衬底10的第二表面上的覆盖面积可以为衬底10的第二表面的面积的25％。

图2为本发明实施例提供的若干银纳米颗粒的分布示意图，参见图2，优选地，银纳米颗粒的粒径d可以小于或等于140nm。

如果银纳米颗粒的粒径大于140nm，则可能由于银纳米颗粒的粒径太大而造成复合层近似为平面结构，影响复合层对射向衬底的光线的折射率。

更优选地，银纳米颗粒的粒径可以为90nm。

可选地，如图2所示，银纳米颗粒的高度h可以为10nm～20nm。

如果银纳米颗粒的高度小于10nm，则可能由于银纳米颗粒的高度太低而造成复合层近似为平面结构，影响复合层对射向衬底的光线的折射率；如果银纳米颗粒的高度大于20nm，则可能由于银纳米颗粒的高度太高而对银纳米颗粒和二氧化钛层之间的配合造成影响，进而影响到复合层对射向衬底的光线的折射率。

优选地，银纳米颗粒的高度可以为16nm。

可选地，如图1所示，二氧化钛层的厚度d可以为10nm～20nm。

如果二氧化钛层的厚度小于10nm，则可能由于二氧化钛层的厚度太小而造成二氧化钛层无法与银纳米颗粒配合，进而影响到复合层对射向衬底的光线的折射率；如果二氧化钛层的厚度大于20nm，则可能由于二氧化钛层的厚度太大而造成二氧化钛层无法与银纳米颗粒配合，进而影响到复合层对射向衬底的光线的折射率。

优选地，二氧化钛层的厚度可以为15nm。

具体地，衬底10的材料可以采用蓝宝石，优选为图形化蓝宝石衬底(英文：patternedsapphires，简称：pss)。n型半导体层21的材料可以采用n型掺杂(如硅)的氮化镓。有源层22可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置；量子阱的材料可以采用氮化铟镓，量子垒的材料可以采用氮化镓。p型半导体层23的材料可以采用p型掺杂(如镁)的氮化镓。透明导电薄膜30的材料可以采用氧化铟锡(英文：indiumtinoxide，简称：ito)。p型电极41的材料可以与n型电极42的材料相同，n型电极42的材料可以采用金(au)、铝(al)、铜(cu)、镍(ni)、铂(pt)、铬(cr)、钛(ti)中的一种或多种。

进一步地，n型半导体层21的厚度可以为1μm～5μm，优选为3μm；n型半导体层21中n型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～10¹⁹cm^-3，优选为5*10¹⁸cm^-3。量子阱的厚度可以为2.5nm～3.5nm，优选为3nm；量子垒的厚度可以为9nm～20nm，优选为15nm；量子垒的数量与量子阱的数量相同，量子阱的数量可以为5个～11个，优选为8个。p型半导体层23的厚度可以为100nm～800nm，优选为450nm；p型半导体层23中p型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～10¹⁹cm^-3，优选为5*10¹⁸cm^-3。

可选地，该发光二极管芯片还可以包括缓冲层和未掺杂氮化镓层，缓冲层设置在衬底和n型半导体层之间，未掺杂氮化镓层设置在缓冲层和n型半导体层之间，以缓解蓝宝石衬底和n型半导体层之间的晶格失配，为n型半导体层等的生长提高晶体质量较好的底层。

具体地，缓冲层的材料可以采用氮化铝层或者氮化镓。

进一步地，缓冲层的厚度可以为15nm～35nm，优选为25nm。未掺杂氮化镓层的厚度可以为1μm～5μm，优选为3μm。

可选地，该发光二极管芯片还可以包括电子阻挡层，电子阻挡层设置在有源层和p型半导体层之间，以避免电子跃迁到p型半导体层中进行非辐射复合。

具体地，电子阻挡层可以为p型掺杂的铝镓氮层，如alyga1-yn，0.1＜y＜0.5(优选y＝0.3)。

更具体地，电子阻挡层的厚度可以为50nm～150nm(优选为100nm)。

可选地，该发光二极管芯片还可以包括p型接触层，p型接触层设置在p型半导体层上，以实现p型半导体层和芯片结构(具体为透明导电薄膜或者电极)之间的欧姆接触。

具体地，p型接触层可以为p型掺杂的铟镓氮层。

更具体地，p型接触层的厚度可以为5nm～300nm(优选为150nm)。

本发明实施例提供了一种发光二极管芯片的制作方法，适用于制作图1所示的发光二极管芯片。图3为本发明实施例提供的一种发光二极管芯片的制作方法的流程图，参见图3，该制作方法包括：

步骤201：在衬底的第一表面上依次生长n型半导体层、有源层和p型半导体层。

图4a为本发明实施例提供的制作方法在步骤201执行之后得到的发光二极管芯片的结构示意图。其中，10表示衬底，21表示n型半导体层，22表示有源层，23表示p型半导体层。如图4a所示，n型半导体层21、有源层22、p型半导体层23依次层叠在衬底10上。

具体地，该步骤201可以包括：

第一步，控制温度为1000℃～1200℃(优选为1100℃)，压力为100torr～500torr(优选为300torr)，在衬底上生长n型半导体层；

第二步，控制压力为100torr～500torr(优选为300torr)，在n型半导体层上生长有源层，有源层包括交替生长的多个量子阱和多个量子垒，生长量子阱时温度控制为720℃～829℃(优选为770℃)，生长量子垒时温度控制为850℃～959℃(优选为900℃)；

第三步，控制温度为850℃～1080℃(优选为960℃)，压力为100torr～300torr(优选为200torr)，在多量子阱有源层上生长p型半导体层。

可选地，在第一步之前，该制作方法还可以包括：

控制温度为1000℃～1200℃(如1100℃)，将衬底在氢气气氛中退火8分钟，并进行氮化处理，以清洁衬底。

可选地，在第一步之前，该制作方法还可以包括：

控制温度为400℃～600℃(优选为500℃)，压力为400torr～600torr(优选为500torr)，在衬底上生长缓冲层；

控制温度为1000℃～1200℃(优选为1100℃)，压力为400torr～600torr(优选为500torr)，持续时间为5分钟～10分钟(优选为8分钟)，对缓冲层进行原位退火处理；

控制温度为1000℃～1100℃(优选为1050℃)，压力为100torr～500torr(优选为300torr)，在缓冲层上生长未掺杂氮化镓层。

相应地，n型半导体层生长在未掺杂氮化镓层上。

可选地，在第三步之前，该制作方法还可以包括：

控制温度为850℃～1080℃(优选为960℃)，压力为200torr～500torr(优选为300torr)，在有源层上生长电子阻挡层。

相应地，p型半导体层生长在电子阻挡层上。

可选地，在第三步之后，该制作方法还可以包括：

控制温度为850℃～1050℃(优选为95℃)，压力为100torr～300torr(优选为200torr)，在p型半导体层上生长p型接触层。

可选地，在第三步之后，该制作方法还可以包括：

控制温度为650℃～850℃，持续时间为5分钟～15分钟，在氮气气氛中进行退火处理。

需要说明的是，在本实施例中，控制的温度和压力是指控制生长外延片的反应腔中的温度和压力，如型号为veecok465ic4的金属有机化合物化学气相沉淀(英文：metalorganicchemicalvapordeposition，简称：mocvd)设备中的温度、压力。实现时以高纯氢气、或者高纯氮气、或者氢气和氮气的混合气体作为载气，高纯氨气作为氮源，三甲基镓或三乙基镓作为镓源，三甲基铟作为铟源，三甲基铝作为铝源，硅烷作为n型掺杂剂，二茂镁作为p型掺杂剂。

步骤202：在p型半导体层上开设延伸至n型半导体层的凹槽。

图4b为本发明实施例提供的制作方法在步骤202执行之后得到的发光二极管芯片的结构示意图。其中，20表示凹槽。如图4b所示，凹槽20从p型半导体层23延伸至n型半导体层21。

具体地，该步骤202可以包括：

采用光刻技术在p型半导体层上除凹槽所在区域之外的区域形成光刻胶；

在光刻胶的保护下干法刻蚀p型半导体层和多量子阱层，形成从p型半导体层延伸至n型半导体层的凹槽；

去除光刻胶。

在实际应用中，采用光刻技术形成光刻胶时，先铺设一层光刻胶，再透过一定图形的掩膜版对光刻胶进行曝光，然后对曝光后的光刻胶进行显影，实现光刻胶的图形化。

步骤203：在p型半导体层上形成透明导电薄膜。

图4c为本发明实施例提供的制作方法在步骤203执行之后得到的发光二极管芯片的结构示意图。其中，30表示透明导电薄膜。如图4c所示，透明导电薄膜30铺设在p型半导体层23上。

具体地，该步骤202可以包括：

采用蒸镀技术在p型半导体层和n型半导体层上铺设透明导电薄膜；

采用光刻技术在透明导电薄膜设置在p型半导体层上的区域形成光刻胶；

在光刻胶的保护下干法刻蚀透明导电薄膜，去除设置在n型半导体层上的透明导电薄膜。

步骤204：在透明导电薄膜上设置p型电极，在凹槽内的n型半导体层上设置n型电极。

图4d为本发明实施例提供的制作方法在步骤204执行之后得到的发光二极管芯片的结构示意图。其中，41表示p型电极，42表示n型电极。如图4d所示，p型电极41设置在透明导电薄膜30上，n型电极42设置在凹槽20内的n型半导体层21上。

具体地，该步骤204可以包括：

采用光刻技术在p型半导体层上除p型电极所在区域之外的区域、n型半导体层上除n型电极所在区域之外的区域形成光刻胶；

在光刻胶、以及光刻胶中露出的p型半导体层和n型半导体层上铺设电极材料；

去除光刻胶和光刻胶的电极材料，p型半导体层上的电极材料形成p型电极，n型半导体层上的电极材料形成n型电极。

步骤205：在衬底的第二表面上形成复合层。

在本实施例中，复合层包括若干金属纳米颗粒和无机材料层。若干金属纳米颗粒间隔设置在衬底的第二表面上，无机材料层铺设在若干纳米银颗粒和若干纳米银颗粒之间的衬底的第二表面上。复合层的折射率小于或等于1。衬底的第二表面为与衬底的第一表面相反的表面。

图4e为本发明实施例提供的制作方法在步骤205执行之后得到的发光二极管芯片的结构示意图。其中，50表示复合层。如图4e所示，复合层50设置在衬底10上，且衬底10设置复合层50的表面与衬底10设置n型半导体层21的表面相反。

具体地，该步骤205可以包括：

在衬底的第二表面上形成银层；

对银层图形化，得到间隔设置的若干银纳米颗粒；

在若干银纳米颗粒和若干银纳米颗粒之间的衬底的第二表面上形成二氧化钛层。

进一步地，对银层图形化，得到间隔设置的若干银纳米颗粒，可以包括：

采用光刻技术在银层上除若干银纳米颗粒所在区域之外的区域形成光刻胶；

在光刻胶的保护下干法刻蚀或者湿法腐蚀银层，形成间隔设置的若干银纳米颗粒；

去除光刻胶。

可选地，在步骤205之前，该制作方法还可以包括：

减薄衬底。

具体地，衬底减薄后的厚度可以为70μm～200μm。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。