半导体装置及其制造方法与流程

本发明实施例是有关于半导体装置，且特别是有关于具有场板的半导体装置及其制造方法。

背景技术：

氮化镓系(gan-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极体(lightemittingdiode，led)器件、高频率器件，例如具有异质界面结构的高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。

场板通常设置于半导体装置的高电场区，其用于降低高电场区的峰值电场(peakelectricfield)，其中一种场板是电连接至栅极的场板(即栅极场板)，其可降低栅极在漏极侧上的电场强度。因此，栅极场板可提升半导体装置的击穿电压(breakdownvoltage)，以容许半导体装置应用于高电压操作。

随着氮化镓系半导体材料的发展，这些使用氮化镓系半导体材料的半导体装置应用于更严苛工作环境中，例如更高频、更高温或更高电压。因此，具有氮化镓系半导体材料的半导体装置的制造工艺条件也面临许多新的挑战。

技术实现要素：

本发明的一些实施例提供半导体装置，此半导体装置化合物半导体层设置于衬底之上，保护层设置于化合物半导体层之上，以及源极电极、漏极电极和栅极电极穿过保护层且设置于化合物半导体层之上。此半导体装置还包含栅极场板，其连接栅极电极且设置于保护层介于栅极电极与漏极电极之间的部分之上。栅极场板具有延伸至保护层中的延伸部。

本发明的一些实施例提供半导体装置的制造方法，此方法包含在衬底之上形成化合物半导体层，在化合物半导体层之上形成第一保护层，穿过保护层形成源极电极、漏极电极和栅极电极于化合物半导体层之上，以及在保护层介于栅极电极与漏极电极之间的部分之上形成栅极场板，以连接栅极电极，其中栅极场板具有延伸至保护层中的延伸部。

本发明实施例利用栅极场板具有延伸至保护层中的延伸部，其可减缓栅极电极在靠近漏极电极的侧边的电场梯度，以提升半导体装置的击穿电压(breakdownvoltage)，进而提升半导体装置的效能。

附图说明

通过以下详细描述和范例配合所附图式，可以更加理解本发明实施例。为了使图式清楚显示，图式中各个不同的器件可能未依照比例绘制，其中：

图1a至图1h是根据本发明的一些实施例，说明形成半导体装置在各个不同阶段的剖面示意图。

图2a至图2h是根据本发明的另一些实施例，说明形成半导体装置在各个不同阶段的剖面示意图。

100、200～半导体装置；

102～衬底；

104～缓冲层；

106～氮化镓半导体层；

108～氮化镓铝半导体层；

109～掺杂的化合物半导体区块；

110～第一保护层；

112～第二保护层；

114～源极电极；

116～漏极电极；

118～第一凹陷；

120～第二凹陷；

122～第三凹陷；

124～栅极电极；

126～栅极场板；

128～连接部；

130～第一延伸部；

132～第二延伸部；

134～层间介电层；

136～源极接触件；

138～漏极接触件；

140～栅极接触件；

150～第一图案化遮罩层；

152～第一开口；

160～第二图案化遮罩层；

162～第二开口；

164～第三开口；

170～第三图案化遮罩层；

172～第四开口；

174～第五开口；

176～第六开口。

具体实施方式

以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同器件。各器件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一器件形成在第二器件之上，可能包含第一和第二器件直接接触的实施例，也可能包含额外的器件形成在第一和第二器件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。

以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的器件符号被用来标明相似的器件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。

本发明实施例提供了半导体装置及其制造方法，特别适用于高电子迁移率晶体管(hemt)。由于栅极电极与漏极电极之间的高电场强度，可能导致位于栅极电极的漏极侧附近的材料层被击穿(punchthrough)。为了减缓栅极电极在靠近漏极电极的侧边的电场梯度，本发明实施例利用形成栅极场板具有延伸至保护层中的延伸部，其可减缓栅极电极在靠近漏极电极的侧边的电场梯度，以提升半导体装置的击穿电压(breakdownvoltage)，进而提升半导体装置的效能。

图1a至1h是根据本发明的一些实施例，说明形成图1h所示的半导体装置100在各个不同阶段的剖面示意图。请参考图1a，提供衬底102。接着，在衬底102之上形成缓冲层104，在缓冲层104上形成氮化镓(gan)半导体层106，并且在氮化镓半导体层106上形成氮化镓铝(alxga1-xn，其中0<x<1)半导体层108。在一些实施例中，在衬底102与缓冲层104之间可形成晶种层(未显示)。

在一些实施例中，衬底102可以是掺杂的(例如以p型或n型掺杂物进行掺杂)或未掺杂的半导体衬底，例如硅衬底、硅锗衬底、砷化镓衬底或类似半导体衬底。在一些实施例中，衬底102可以是半导体位于绝缘体之上的衬底，例如绝缘层上覆硅(silicononinsulator,soi)衬底。在一些实施例中，衬底102可以是玻璃衬底或陶瓷衬底，例如碳化硅(sic)衬底、氮化铝(aln)衬底或蓝宝石(sapphire)衬底。

晶种层的材料可以是氮化铝(aln)、氧化铝(al2o3)、氮化铝镓(algan)、碳化硅(sic)、铝(al)或前述的组合所形成，且晶种层可为单一或多层结构。晶种层可由外延成长制造工艺形成，例如金属有机化学汽相沉积(metalorganicchemicalvapordeposition，mocvd)、氢化物汽相外延法(hydridevaporphaseepitaxy，hvpe)、分子束外延法(molecularbeamepitaxy，mbe)、前述的组合或类似方法。

缓冲层104可减缓后续形成于缓冲层104上方的氮化镓半导体层106的应变(strain)，以防止缺陷形成于上方的氮化镓半导体层106中，应变是由氮化镓半导体层106与衬底102之间的不匹配造成。在一些实施例中，缓冲层104的材料可以是aln、gan、alxga1-xn(其中0<x<1)、前述的组合或类似材料。缓冲层104可由外延成长制造工艺形成，例如金属有机化学汽相沉积(mocvd)、氢化物汽相外延法(hvpe)、分子束外延法(mbe)、前述的组合或类似方法。尽管在如图1a所示的实施例中，缓冲层104为单层结构，然而缓冲层104也可以是多层结构。此外，在一些实施例中，缓冲层104的材料是由晶种层的材料和外延制造工艺时通入的气体所决定。

二维电子气(two-dimensionalelectrongas，2deg)(未显示)形成于氮化镓半导体层106与氮化镓铝半导体层108之间的异质界面上。如图1h所示的半导体装置100是利用二维电子气(2deg)作为导电载子的高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。在一些实施例中，氮化镓半导体层106和氮化镓铝半导体层108中没有掺杂物。在一些其他实施例中，氮化镓半导体层106和氮化镓铝半导体层108可具有掺杂物，例如n型掺杂物或p型掺杂物。氮化镓半导体层104和氮化镓铝半导体层106可由外延成长制造工艺形成，例如金属有机化学汽相沉积(mocvd)、氢化物汽相外延法(hvpe)、分子束外延法(mbe)、前述的组合或类似方法。

继续参考图1a，在氮化镓铝半导体层108之上形成第一保护层110。在第一保护层110之上形成第二保护层112。在一些实施例中，第一保护层110和第二保护层112的材料可以是绝缘材料或介电材料，例如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、氧化铝(al2o3)、氮化铝(aln)、氧化镁(mgo)、氮化镁(mg3n2)，氧化锌(zno)、氧化钛(tio2)或前述的组合。第一保护层110和第二保护层112用以防止下方的氮化镓铝半导体层108产生漏电流至后续形成的源极电极114、漏极电极116和栅极电极124(显示于图1g)。可通过化学汽相沉积(cvd)、离子增长型化学汽相沉积(plasmaenhancedcvd，pecvd)、原子层沉积(atomiclayerdeposition，ald)或类似方法形成第一保护层110和第二保护层112。

在一些实施例中，第二保护层112的材料不同于第一保护层110的材料。举例而言，下方的第一保护层110可选用例如通过热成长的高品质氧化物膜，例如氧化硅膜，上方的第二保护层112可选用相对于第一保护层110具有高刻蚀选择性的介电材料，例如氮化硅。

尽管在图1a所示的实施例中，在氮化镓铝半导体层108之上形成了两层保护层110和112，然而在其他实施例中，也可形成一层或大于两层的保护层于氮化镓铝半导体层108之上。

请参考图1b，在氮化镓铝半导体层108之上形成源极电极114和漏极电极116，源极电极114和漏极电极116穿过第二保护层112和第一保护层110，以接触氮化镓铝半导体层108。在一些实施例中，源极电极114和漏极电极116的材料可以是导电材料，例如金属材料或半导体材料。金属材料可以是金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、类似材料、前述的组合或前述的多层。半导体材料可以是掺杂的多晶硅、多晶锗或类似材料。形成源极电极114和漏极电极116的步骤可包含通过刻蚀制造工艺形成用于源极电极114和漏极电极116的开口(未显示)，这些开口穿过第二保护层112和第一保护层110，且暴露出氮化镓铝半导体层108的上表面，沉积导电材料层(未显示)于第二保护层112之上且填入这些开口中，以及对导电材料层执行图案化制造工艺，以形成源极电极114和漏极电极116。形成源极电极114和漏极电极116的沉积制造工艺可以是原子层沉积(ald)、化学汽相沉积(cvd)、物理汽相沉积(physicalvapordeposition，pvd)、溅镀或类似制造工艺。

请参考图1c，在第二保护层112之上形成第一图案化遮罩层150。第一图案化遮罩层150具有第一开口152，第一开口152暴露出第二保护层112的上表面的预定形成栅极电极124(显示于图1g)的区域。在一些实施例中，第一图案化遮罩层150可以是图案化光刻胶层或图案化硬遮罩(hardmask)层。

接着，通过第一图案化遮罩层150的第一开口152对第二保护层112和第一保护层110执行刻蚀制造工艺。如图1d所示，在刻蚀制造工艺之后，在第二保护层112和第一保护层110中形成第一凹陷118。第一凹陷118穿过第二保护层112和第一保护层110，以暴露出氮化镓铝半导体层108的上表面。在一些实施例中，刻蚀制造工艺可以是干式刻蚀制造工艺、湿式刻蚀制造工艺或前述的组合。干式刻蚀制造工艺可以是，例如反应性离子刻蚀(reactiveionetch，rie)、电子回旋共振式(electroncyclotronresonance，erc)刻蚀、感应耦合式等离子体(inductively-coupledplasma，icp)刻蚀或类似干式刻蚀制造工艺。刻蚀制造工艺可以针对第二保护层112和第一保护层110的材料选用适当的刻蚀剂。举例而言，在第二保护层112是氮化硅且第一保护层110是氧化硅实施例中，可先以热磷酸(phosphoricacid)移除第二保护层112被开口152暴露出来的部分，直到第一保护层110的上表面暴露出来，接着以稀释的氢氟酸(dilutehydrofliuric，dhf)移除第一保护层110被开口152暴露出来的部分。

接着，移除在第二保护层112之上的第一图案化遮罩层150。在一些实施例中，可使用灰化(ash)制造工艺或剥离制造工艺移除第一图案化遮罩层150。

请参考图1e，在第二保护层112之上形成第二图案化遮罩层160。第二图案化遮罩层160具有第二开口162和第三开口164暴露出第二保护层112的上表面的一些区域，这些区域预定形成栅极场板126的延伸部130和132(显示于图1g)。在一些实施例中，第二图案化遮罩层160可以是图案化光刻胶层或图案化硬遮罩(hardmask)层。

接着，通过第二图案化遮罩层160的第二开口162和第三开口164对第二保护层112和第一保护层110执行刻蚀制造工艺。如图1f所示，在刻蚀制造工艺之后，在第二保护层112和第一保护层110中形成第二凹陷120和第三凹陷122。第二凹陷120和第三凹陷122穿过第二保护层112，且延伸至第一保护层110中。第二凹陷120和第三凹陷122并未穿过第一保护层110，所以第一保护层110在第二凹陷120和第三凹陷122正下方的部分仍留在氮化镓铝半导体层108上。在一些实施例中，刻蚀制造工艺可包含针对第二保护层112的主刻蚀步骤，以形成第二凹陷120和第三凹陷122于第二保护层112中，并且包含过刻蚀步骤，以将第二凹陷120和第三凹陷122延伸至第一保护层110中。举例而言，在对第二保护层112的主刻蚀结束之后，可不将衬底102移除刻蚀设备，而接续执行对第一保护层的过刻蚀持续一段时间，例如，约主刻蚀时间10％至约30％。在一些实施例中，形成第二凹陷120和第三凹陷122的刻蚀制造工艺可以是干式刻蚀制造工艺、干式刻蚀制造工艺或前述的组合，并且可以相同、相似或不同于前述形成第一凹陷118的刻蚀制造工艺。

接着，移除在第二保护层112上的第二图案化遮罩层160。在一些实施例中，可使用灰化(ash)制造工艺或剥离制造工艺移除第二图案化遮罩层160。

请参考图1g，在第二保护层112之上形成栅极电极124以及与栅极电极124连接的栅极场板126。栅极电极124填入第一凹陷118中，并且接触氮化镓铝半导体层108。栅极场板126具有连接栅极电极124的连接部128，以及分别填入第二凹陷120与第三凹陷122中的第一延伸部130和第二延伸部132。连接部128位于第二保护层112的上表面介于栅极电极124与漏极电极116之间的区域之上。

在一些实施例中，形成栅极电极124和与栅极场板126的步骤可以包含沉积导电材料层(未显示)于第二保护层112之上，且填充第一凹陷118、第二凹陷120和第三凹陷122，以及将导电材料层图案化。导电材料层的图案化可包含通过光刻制造工艺于导电材料层上形成图案化遮罩层(未显示)，对导电材料层执行刻蚀制造工艺例如干刻蚀或湿刻蚀，以移除导电材料层未被图案化遮罩层覆盖的部分，之后移除导电材料层的剩余部分上的图案化遮罩层。导电材料层可以是金属或半导体材料。金属可以是金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、类似材料、前述的组合或前述的多层。半导体材料可以是掺杂的多晶硅、多晶锗或类似材料。导电材料层可由原子层沉积(ald)、化学汽相沉积(cvd)、物理汽相沉积(pvd)、溅镀(sputter)或类似制造工艺形成。

请参考图1h，在第二保护层112之上形成层间介电层(interlayerdielectriclayer，ildlayer)134，层间介电层134覆盖栅极电极124、栅极场板126、源极电极114和漏极电极116。接着，在层间介电层134中形成与源极电极114连接的源极接触件136、与漏极电极116连接的漏极接触件138和与栅极电极124连接栅极接触件140。在形成包含层间介电层134、源极接触件136、漏极接触件138和栅极接触件140的内连线结构之后，形成了半导体装置100。

在一些实施例中，层间介电层134的材料可以是氧化硅、氮化硅、氮氧化硅或氧化铝、类似材料、前述的组合或前述的多层。可通过化学汽相沉积(cvd)、等离子体辅助化学汽相沉积(pecvd)、原子层沉积(ald)或类似方法形成层间介电层134。

在一些实施例中，源极接触件136、漏极接触件138和栅极接触件140的材料可以是金属材料，例如金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、前述的组合或前述的多层。形成源极接触件136、漏极接触件138和栅极接触件140的步骤可包含通过图案化制造工艺形成各自对应于源极电极114、漏极电极116和栅极电极124的开口(未显示)，其穿过层间介电层134且各自暴露出源极电极114、漏极电极116和栅极电极124，沉积金属材料(未显示)于层间介电层134上且填入开口，以及执行例如化学机械研磨(chemicalmechanicalpolish，cmp)的平坦化制造工艺，移除金属材料在层间介电层130上方的部分。

在图1h所示的实施例中，半导体装置100包含衬底102和依序堆叠于衬底102之上的缓冲层104、氮化镓半导体层106和氮化镓铝半导体层108。半导体装置100还包含第一保护层110设置于氮化镓铝半导体层108之上，第二保护层112设置于第一保护层110之上，以及源极电极114、漏极电极116和栅极电极124穿过第二保护层112和第一保护层110，并且接触氮化镓铝半导体层108。

半导体装置100还包含连接栅极电极124的栅极场板126，栅极场板126具有连接部128连接栅极电极124，以及第一延伸部130和第二延伸部132延伸至第二保护层112和第一保护层110中。连接部128位于第二保护层112之上，且从栅极电极124朝向漏极电极116延伸。第一延伸部130和第二延伸部132介于栅极电极124与漏极电极116之间，并且第一延伸部130和第二延伸部132与氮化镓铝半导体层108的上表面被第一保护层110所隔开。

一般而言，当施加操作电压于栅极电极与漏极电极时，由于栅极电极与漏极电极之间的高电场强度，可能导致位于栅极电极的漏极侧附近的材料层被击穿(punchthrough)，尤其在栅极电极的角落处。值得注意的是，在本发明实施例中，栅极电极124与漏极电极116之间具有与栅极电极124连接栅极场板126，其可以减缓栅极电极124在靠近漏极电极116的侧边的电场梯度。再者，由于栅极场板126具有第一延伸部130和第二延伸部132延伸至第二保护层112和第一保护层110中，所以在连接部128下方的电场分布会集中至延伸部130和132，这可进一步减缓栅极电极124在靠近漏极电极116的侧边的电场梯度。因此，本发明实施例利用栅极场板，其具有延伸至保护层中的延伸部，以提升半导体装置的击穿电压(breakdownvoltage)，进而提升半导体装置100的效能。

尽管在图1h所示的实施例中，栅极场板126具有两个延伸部130和132介于栅极电极124与漏极电极116之间，然而，在其他实施例中，栅极场板126可具有一个或二个以上的延伸部介于栅极电极124与漏极电极116之间，以减缓栅极电极124在靠近漏极电极116的侧边的电场梯度。此外，第一延伸部130和第二延伸部132的宽度以及第一延伸部130和第二延伸部132之间的间距可取决于设计需求，未局限于图1h的实施例。

此外，由于栅极场板126的第一延伸部130和第二延伸部132穿过第二保护层112且延伸至第一保护层110中，所以靠近氮化镓铝半导体层108的第一延伸部130和第二延伸部132有助于半导体装置100传导操作期间产生的热能，以提升半导体装置100的效能。

图2a-2h是根据本发明的另一些实施例，显示图2h所示的半导体装置200在各个不同阶段的剖面示意图，其中相同于前述图1a-1h的实施例的部件是使用相同的标号并省略其说明。图2a-2h所示的实施例与前述图1a-1h的实施例的差别在于图2a-2h的半导体装置200还包含掺杂的化合物半导体区块109介于氮化镓绿半导体层108与栅极电极124之间。

请参考图2a，提供衬底102。接着，在衬底102之上依序形成缓冲层104、氮化镓半导体层106以及氮化镓铝半导体层108。接着，在氮化镓铝半导体层108之上形成掺杂的化合物半导体区块109。掺杂的化合物半导体区块109可以是如图所示的长方形，也可以是其他形状，例如梯形。此外，掺杂的化合物半导体区块109的上表面也可以不是平坦的。

在后续制造工艺中，栅极电极124(显示于图2g)将形成于掺杂的化合物半导体区块109上。通过设置掺杂的化合物半导体区块109于栅极电极124与氮化镓铝半导体层108之间可抑制栅极电极124下方的二维电子气(2deg)产生，以达成半导体装置的常关状态。在一些实施例中，掺杂的化合物半导体区块109的材料可以是以p型掺杂或n型掺杂的gan。形成掺杂的化合物半导体区块109的步骤可包含通过外延成长制造工艺在氮化镓铝半导体层108上沉积掺杂的化合物半导体层(未显示)，对掺杂的化合物半导体层执行图案化制造工艺，以形成掺杂的化合物半导体区块109对应于预定形成栅极电极124的位置。

继续参考图2a，在氮化镓铝半导体层108之上形成第一保护层110，第一保护层110顺应性地(conformally)延伸于掺杂的化合物半导体区块109的侧壁和上表面。接着，在第一保护层110之上形成第二保护层112。第一保护层110和第二保护层112顺应掺杂的化合物半导体区块109的侧壁和顶面形成，使得第一保护层110和第二保护层112各自具有在掺杂的化合物半导体区块109的正上方的水平部分。在一些实施例中，第二保护层112的材料不同于第一保护层110的材料。

请参考图2b，在氮化镓铝半导体层108之上形成源极电极114和漏极电极116，源极电极114和漏极电极116穿过第二保护层112和第一保护层110，以接触氮化镓铝半导体层108。

接着，对第二保护层112执行平坦化制造工艺，例如化学机械研磨(cmp)。如图2c所示，在平坦化制造工艺之后，移除了第二保护层112在掺杂的化合物半导体区块109正上方的水平部分。第一保护层110在掺杂的化合物半导体区块109的正上方的水平部分从第二保护层112暴露出来，并且第一保护层110的暴露出的水平部分的上表面与第二保护层112的上表面共平面。

请参考图2d，在第二保护层112和第一保护层的暴露出的水平部分之上形成第三图案化遮罩层170。第三图案化遮罩层170具有第三开口172、第四开口174和第五开口176，第三开口172对应于第一保护层110的暴露出的水平部分。第四开口174和第五开口176暴露出第二保护层112的上表面的一些区域，这些区域预定形成栅极场板126的延伸部130和132(显示于图2g)。在一些实施例中，第三图案化遮罩层170的材料与形成方法可与前述图1c的第一图案化遮罩层150相同或相似。

接着，通过第三图案化遮罩层170的第三开口172对第一保护层110执行刻蚀制造工艺。详细而言，在此实施例中，刻蚀制造工艺可使用刻蚀剂，其相较于第二保护层112，对第一保护层110具有高刻蚀速率。由于第二保护层112相对于第一保护层110具有高刻蚀选择性，所以刻蚀剂几乎不会刻蚀第二保护层112从第三图案化遮罩层170的第四开口174和第五开口176暴露出来的部分。

如图2e所示，在刻蚀制造工艺之后，在第一保护层110中形成第一凹陷118，且第一凹陷118暴露出掺杂的化合物半导体区块109的上表面。由于第三图案化遮罩层170的第三开口172对应于第一保护层110的水平部分，所以第一凹陷118仅穿过第一保护层110，而未穿过第二保护层112。

接着，通过第三图案化遮罩层170的第四开口174和第五开口176对第二保护层112和第一保护层110执行刻蚀制造工艺。详细而言，在此实施例中，掺杂的化合物半导体区块109相对于第二保护层112和第一保护层110具有高刻蚀选择性，所以刻蚀剂几乎不会刻蚀掺杂的化合物半导体区块109从第三图案化遮罩层170之第三开口172暴露出来的部分。再者，在此实施例中，刻蚀制造工艺可包含针对第二保护层112的主刻蚀步骤，以及对第一保护层110的过刻蚀步骤。

如图2f所示，在刻蚀制造工艺之后，在第二保护层112和第一保护层110中形成第二凹陷120和第三凹陷122。第二凹陷120和第三凹陷122穿过第二保护层112，且延伸至第一保护层110中。第二凹陷120和第三凹陷122并未穿过第一保护层110，所以第一保护层110在第二凹陷120和第三凹陷122正下方的部分仍留在氮化镓铝半导体层108上。

接着，移除在第一保护层110和第二保护层112上的第三图案化遮罩层170。

请参考图2g，在第一保护层110和第二保护层112之上形成栅极电极124以及与栅极电极124连接的栅极场板126。栅极电极124填入第一凹陷118中，并且接触掺杂的化合物半导体区块109。栅极场板126具有连接栅极电极124的连接部128，以及分别填入第二凹陷120与第三凹陷122中的第一延伸部130和第二延伸部132。连接部128位于第二保护层112的上表面介于栅极电极124与漏极电极116之间的区域之上。

请参考图2h，在第一保护层110和第二保护层112之上形成层间介电层134，层间介电层134覆盖栅极电极124、栅极场板126、源极电极114和漏极电极116。接着，在层间介电层134中形成与源极电极114连接的源极接触件136、与漏极电极116连接的漏极接触件138和与栅极电极124连接栅极接触件140。在形成包含层间介电层134、源极接触件136、漏极接触件138和栅极接触件140的内连线结构之后，形成了半导体装置200。

在图2h所示的实施例中，半导体装置200包含衬底102和依序堆叠于衬底102之上的缓冲层104、氮化镓半导体层106、氮化镓铝半导体层108和掺杂的化合物半导体区块109。半导体装置200还包含第一保护层110设置于氮化镓铝半导体层108之上且围绕掺杂的化合物半导体区块109的侧壁，以及第二保护层112设置于第一保护层110之上，其中第二保护层112不位于掺杂的化合物半导体区块109的正上方。半导体装置200还包含源极电极114以及漏极电极116穿过第二保护层112和第一保护层110，并且接触氮化镓铝半导体层108。

半导体装置200还包含穿过第一保护层110且接触掺杂的化合物半导体区块109的栅极电极124，以及连接栅极电极124的栅极场板126。栅极场板126具有连接部128连接栅极电极124，以及第一延伸部130和第二延伸部132延伸至第二保护层112和第一保护层110中。连接部128位于第二保护层112之上，从栅极电极124朝向漏极电极116延伸。第一延伸部130和第二延伸部132介于栅极电极124与漏极电极116之间，并且第一延伸部130和第二延伸部132与氮化镓铝半导体层108的上表面被第一保护层110所隔开。

在图2a-2h所示的实施例中，用于形成栅极电极124和栅极场板126的第一凹陷118、第二凹陷120和第三凹陷122是通过相同图案化遮罩层170形成，所以可节省一次形成凹陷的图案化制造工艺，使得半导体装置的制造效率得以提升。

综上所述，本发明实施例利用栅极场板具有延伸至保护层中的延伸部，其可减缓栅极电极在靠近漏极电极的侧边的电场梯度，以提升半导体装置的击穿电压(breakdownvoltage)，进而提升半导体装置的效能。

以上概述数个实施例，以便在本发明所属技术领域技术人员可以更理解本发明实施例的观点。在本发明所属技术领域技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他制造工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域技术人员也应该理解到，此类等效的制造工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。