垂直存储器件的制作方法

本发明构思涉及垂直存储器件。

背景技术：

电子产品的体积已逐渐减小，而此时仍需要这样的电子产品处理数量不断增长的高容量数据。因此，这样的电子产品中所使用的半导体存储器件的集成度需要增加。因此，在半导体存储器件的集成度可被增加的方法中，已提出了垂直存储器件，在垂直存储器件中(与现有的平面晶体管结构不同)具有垂直晶体管结构的多个存储单元被堆叠。

技术实现要素：

本发明构思的示例实施方式提供了其中可减少工艺缺陷的垂直存储器件。这样的工艺缺陷可发生在其中公共源极线和虚设源极线不与衬底接触的情况下。

根据本发明构思的一示例实施方式，一种垂直存储器件可以包括：衬底，其具有单元阵列区域和与单元阵列区域相邻的连接区域；多个栅电极层，所述多个栅电极层堆叠在衬底的单元阵列区域和连接区域上，并在连接区域中形成台阶结构；至少一个第一金属线，所述至少一个第一金属线划分所述多个栅电极层并连接到衬底的单元阵列区域和连接区域；以及至少一个第二金属线，所述至少一个第二金属线划分所述多个栅电极层的一部分并连接到衬底的连接区域。在本发明构思的一实施方式中，基于衬底的上表面，第二金属线的下端部分的深度可以大于单元阵列区域中的第一金属线的下端部分的深度。此外，当存在多个第一金属线和第二金属线时，第二金属线的每个的下端部分的深度可以相对于相应位置朝向连接区域的边缘增大。而且，第一金属线的每个的下端部分的深度相对于相应位置朝向连接区域的边缘增大。

根据本发明构思的一示例实施方式，一种垂直存储器件可以包括：衬底，其具有单元阵列区域和位于单元阵列区域外部的连接区域；形成在衬底的上部中的第一凹陷和第二凹陷，第一凹陷在单元阵列区域和连接区域中沿第一方向延伸，第二凹陷设置在连接区域中；设置在第一凹陷上的公共源极线；以及设置在第二凹陷上的虚设源极线。在这种情况下，基于衬底的上表面，第二凹陷的深度大于单元阵列区域的第一凹陷的深度。

根据本发明构思的一示例实施方式，一种垂直存储器件可以包括：衬底，其具有单元阵列区域和与单元阵列区域相邻的连接区域；堆叠结构，其包括堆叠在衬底的单元阵列区域和连接区域上的多个栅电极层，并延伸为在连接区域中具有不同的长度；公共源极线，其在单元阵列区域和连接区域中划分堆叠结构；以及虚设源极线，其在连接区域中划分堆叠结构。在这种情况下，虚设源极线的垂直长度大于公共源极线的垂直长度。

在本发明构思的一实施方式中，一种制造垂直存储半导体器件的方法可以包括：提供具有单元阵列区域和与单元阵列区域相邻的连接区域的衬底；形成包括堆叠在衬底的单元阵列区域和连接区域上的多个栅电极层的堆叠结构，其中所述多个栅电极层在连接区域中形成台阶结构；通过在单元阵列区域和连接区域中布置至少一个公共源极线而划分堆叠结构；以及布置至少一个虚设源极线以在连接区域中进一步划分堆叠结构，其中，基于衬底的上表面，所述至少一个虚设源极线的下端部分的深度大于单元阵列区域中的所述至少一个公共源极线的下端部分的深度。

制造垂直存储半导体器件的方法还可以包括：所述至少一个虚设源极线的下端部分的深度与单元阵列区域中的所述至少一个公共源极线的下端部分的深度之间的差异为约15nm或更多。

制造垂直存储半导体器件的方法还可以包括：从衬底的上表面到所述多个栅电极层当中最上面的栅电极层的上表面的高度为约4.4μm或更大。

附图说明

当结合附图时，本公开的以上及另外的方面、特征和优点将自以下详细描述被本领域普通技术人员更好地理解，附图中：

图1是根据本发明构思的一示例实施方式的垂直存储器件的示意布局图；

图2是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图；

图3是根据本发明构思的垂直存储器件的沿图2的线i-i'截取的剖视图；

图4是根据本发明构思的垂直存储器件的沿图2的线ii-ii'截取的剖视图；

图5是根据本发明构思的垂直存储器件的沿图2的线iii-iii'截取的剖视图；

图6是根据本发明构思的一示例实施方式的垂直存储器件的示意布局图；

图7是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图；

图8是根据本发明构思的一示例实施方式的垂直存储器件的示意布局图；

图9是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图；

图10是根据本发明构思的一示例实施方式的垂直存储器件的示意剖视图；

图11是根据本发明构思的一示例实施方式的垂直存储器件的示意布局图；

图12是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图；

图13是根据本发明构思的一示例实施方式的垂直存储器件的示意剖视图；以及

图14是根据本发明构思的一示例实施方式的垂直存储器件的示意剖视图。

具体实施方式

在下文中，将参照附图描述本发明构思的示例实施方式。本领域普通技术人员应理解并认识到，本发明构思的示例实施方式为了说明的目的被提供，并且所附权利要求不限于如此的实施方式。

将理解，当一元件或层被称为“在”另外的元件或层“上”、“连接到”或者“联接到”另外的元件或层时，该元件或层可直接在所述另外的元件或层上、连接或者联接到所述另外的元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接在”另外的元件或层“上”、“直接连接到”或者“直接联接到”另外的元件或层时，不存在居间元件或层。同样的数字始终指同样的元件。当在此使用时，术语“和/或”包括相关所列举项目中的一个或更多个的任何及所有组合。

本领域普通技术人员还将理解，虽然术语第一、第二、第三、第四等可以在此用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另外的元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分而不背离示例实施方式的教导。

图1是根据本发明构思的一示例实施方式的垂直存储器件的示意图。

参照图1，根据一示例实施方式的垂直存储器件可以包括其中形成多个存储单元的单元区域cr、以及其中形成驱动存储单元的外围电路的一个或更多个外围电路区域pr。例如，行解码器电路、列解码器电路、页缓冲器电路等可以设置在外围电路区域pr中。图1作为示例被示出，并且外围电路区域pr的布置不限于图中所示的布置。沿第一方向d1延伸的多个公共源极线180可以设置在单元区域cr中。多个公共源极线180也可以被称为第一金属线。多个公共源极线180可以布置为沿交叉第一方向d1的第二方向d2在其间具有期望的间隔。单元区域cr可以通过公共源极线180被分成多个区域。单元区域cr可以包括单元阵列区域ca和围绕单元阵列区域ca的连接区域ct。多个公共源极线180可以沿第一方向d1延伸，以一体地形成在单元阵列区域ca和连接区域ct中。沿第一方向d1延伸的多个虚设源极线185可以设置在连接区域ct中。多个虚设源极线185可以被称为第二金属线。在本发明构思的一实施方式中，垂直存储器件可以具有比虚设源极线的数量大的数量的公共源极线。

图1所示的公共源极线180的数量和虚设源极线185的数量为了说明的目的被提供，并且不限于此。

图2是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图。在图2中，图1的区域a被放大并示出。

参照图2，根据一示例实施方式的垂直存储器件可以包括衬底，该衬底具有其中形成存储单元的单元阵列区域ca、将存储单元的栅电极连接到布线的连接区域ct、以及其中形成控制存储单元的外围电路的外围电路区域pr。单元阵列区域ca和连接区域ct可以共同构成单元区域cr。

沿第一方向d1延伸的堆叠结构gs可以设置在单元阵列区域ca和连接区域ct中。堆叠结构gs可以包括交替地堆叠在衬底上的多个栅电极层和多个模制绝缘层。堆叠结构gs可以通过多个公共源极线180和多个虚设源极线185被分成多个区域。多个公共源极线180可以在单元阵列区域ca和连接区域ct中沿第一方向d1连续地延伸。多个虚设源极线185可以在连接区域ct中沿第一方向d1连续地延伸。多个公共源极线180和多个虚设源极线185可以电连接到衬底。公共源极线180可以具有第一线宽度w1，虚设源极线185可以具有第二线宽度w2。第一线宽度w1和第二线宽度w2可以彼此相等。根据一示例实施方式，第二线宽度w2可以大于第一线宽度w1。

公共源极线180之间的间隔可以等于虚设源极线185之间的间隔。根据一示例实施方式，公共源极线180之间的间隔可以不同于虚设源极线185之间的间隔。例如，公共源极线180之间的间隔可以比虚设源极线185之间的间隔窄。

多个沟道结构chs可以设置在单元阵列区域ca中，使得沟道结构chs贯穿堆叠结构gs以连接到衬底。贯穿堆叠结构gs的多个虚设沟道结构dcs和多个接触插塞171可以设置在连接区域ct中，以分别连接到衬底和多个栅电极层。

在单元阵列区域ca中，多个沟道结构chs可以布置成多个列。在图2中，作为示例，沟道结构chs被示为在一对公共源极线180之间布置成四列。多个沟道结构chs可以布置成z字形式样。多个沟道结构chs的布置不限于图2所示的布置，并且可以被各种各样地修改。

堆叠结构gs可以形成为在连接区域ct中具有包括多个台阶层的台阶结构。台阶结构可以通过使堆叠结构gs的多个栅电极层和多个模制绝缘层延伸至不同的长度而形成。多个虚设沟道结构dcs可以设置为与多个台阶层的端部相邻，以有助于垂直存储器件的稳定性。虽然多个虚设沟道结构dcs在图2中被示为在一对公共源极线180之间布置成两列，但是虚设沟道结构dcs的布置不限于此。例如，虚设沟道结构dcs的一部分可以与多个台阶层的端部相邻设置，其余的虚设沟道结构可以设置为与多个台阶层的端部间隔开。多个虚设沟道结构dcs也可以进一步设置在虚设源极线185附近。

虽然多个沟道结构chs被连接到位线用于读取/写入操作，但是多个虚设沟道结构dcs可以不连接到位线。因此，多个虚设沟道结构dcs可以不提供存储单元，而是可以用于在连接区域ct中支撑堆叠结构gs。

此外，虽然图2为了清楚仅显示了一个电路晶体管，但是外围电路区域pr可以包括多个电路晶体管。电路晶体管可以包括栅电极214和设置在栅电极214的两侧的源极/漏极区域208。

图3至5是根据本发明构思的一示例实施方式的垂直存储器件的示意剖视图。图3是沿图2的线i-i'截取的剖视图，图4是沿图2的线ii-ii'截取的剖视图，图5是沿图2的线iii-iii'截取的剖视图。

参照图3至5，垂直存储器件可以包括例如衬底101、堆叠结构gs、多个公共源极线180、多个虚设源极线185、沟道结构chs、虚设沟道结构dcs等。

衬底101可以由半导体材料组成，诸如iv族半导体材料、iii-v族化合物半导体材料或ii-vi族化合物半导体材料。如图3所示，堆叠结构gs可以包括交替地堆叠在衬底101上的多个栅电极层131和多个模制绝缘层114。多个栅电极层131可以沿实质上垂直于衬底101的上表面的第三方向d3以彼此间隔开的方式堆叠在衬底101上。多个栅电极层131可以沿第一方向d1延伸，并且可以设置在单元阵列区域ca和连接区域ct中。堆叠结构gs可以在连接区域ct中具有其中形成多个台阶层的台阶结构。多个栅电极层131可以以沿第一方向d1具有不同长度的方式延伸。栅电极层131可以被堆叠为使得每个升高的层以连续更短的距离沿第二方向d2延伸，从而在连接区域ct中形成台阶结构。模制绝缘层114也可以与栅电极层131一起具有台阶结构。本领域普通技术人员应理解并认识到，虽然图3例如显示了每个栅电极层连续短于下部层，但在本发明构思之内的是，可存在具有相同长度的一些栅电极层，例如沿第二方向d2延伸相同长度的成对的层等。

缓冲绝缘层111可以设置在最下面的栅电极层131与衬底101之间。缓冲绝缘层111、栅电极层131和模制绝缘层114可以构成堆叠结构gs。虽然图3例如显示了一个缓冲绝缘层因为其被布置为提供在一侧布置于衬底上的缓冲绝缘层，但相反，存在可与多个栅电极层131交替堆叠的多个模制绝缘层。栅电极层131可以包括金属、金属氮化物、金属硅化物材料、多晶硅及其组合。金属可以包括例如钨(w)、铜(cu)或铝(al)。金属硅化物可以包括例如包含从钴(co)、镍(ni)、铪(hf)、铂(pt)、钨(w)和钛(ti)及其组合中选择的至少一种金属的硅化物材料。金属氮化物可以包括例如钨氮化物(wn)、钽氮化物(tan)、钛氮化物(tin)或其组合。缓冲绝缘层111和模制绝缘层114可以包括硅氧化物。

栅电极层131的数量不限于图3和5中的描绘。随着垂直存储器件的存储容量增加，构成存储单元的栅电极层131的数量可以增加。在一个示例中，数十到数百个栅电极层131可以堆叠在衬底101上。从衬底101的上表面到多个栅电极层131当中最上面的栅电极层131的上表面的高度可以为例如4.4μm或更大。栅电极层131的数量不限于任何特定的数量或范围。

此外，从衬底的上表面到多个栅电极层当中最上面的栅电极层的上表面的高度不限于4.4μm或更大，并且例如可以为约例如4.2μm或更大。

垂直存储器件可以包括：第一层间绝缘层118，其在设置于连接区域ct中的同时覆盖堆叠结构gs的台阶结构；堆叠结构gs；以及第二层间绝缘层121，其可设置在第一层间绝缘层118上。第一层间绝缘层118和第二层间绝缘层121可以包括例如硅氧化物或低k电介质材料。

贯穿多个栅电极层131的多个沟道结构chs可以设置在单元阵列区域ca中。贯穿多个栅电极层131的至少一部分的多个虚设沟道结构dcs可以设置在连接区域ct中。如图5所示，例如，虚设沟道结构可以在一端处与第二层间绝缘层121邻接，而公共源极线180可以穿透第二层间绝缘层121。

设置在单元阵列区域ca中的多个沟道结构chs可以包括外延层151(在图3中标识)、栅极绝缘层161、沟道层163、填充绝缘层165和接触垫167。多个虚设沟道结构dcs可以具有与多个沟道结构chs的结构相同或相似的结构。多个虚设沟道结构dcs也可以包括外延层151、栅极绝缘层161、沟道层163、填充绝缘层165和接触垫167。多个虚设沟道结构dcs的外延层151的高度可以彼此不同。例如，多个虚设沟道结构dcs的外延层151的各高度可以朝向连接区域ct的边缘减小。结果，多个虚设沟道结构dcs的栅极绝缘层161、沟道层163和填充绝缘层165的垂直长度可以朝向连接区域ct的边缘增大。

外延层151可以与衬底101接触，沟道层163的下端可以接触外延层151以与其电连接，沟道层163的上端可以接触接触垫167(见图3)以与其电连接。外延层151可以通过选择性外延生长工艺形成。外延层151可以包括诸如单晶硅等的半导体材料。

栅极绝缘层161可以形成为围绕沟道层163的外侧。栅极绝缘层161可以包括例如从沟道层163的外侧顺序设置的隧穿层、电荷存储层和阻挡层。

隧穿层可以包括例如硅氧化物。电荷存储层可以包括例如硅氮化物。阻挡层可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或高k电介质材料。高k电介质材料可以是铝氧化物(al2o3)、钽氧化物(ta2o3)、钛氧化物(tio2)、钇氧化物(y2o3)、锆氧化物(zro2)、锆硅氧化物(zrsixoy)、铪氧化物(hfo2)、铪硅氧化物(hfsixoy)、镧氧化物(la2o3)、镧铝氧化物(laalxoy)、镧铪氧化物(lahfxoy)、铪铝氧化物(hfalxoy)和镨氧化物(pr2o3)中的一种。

沟道层163可以具有通心粉(例如管状的)形状。沟道层163的内部空间可以用填充绝缘层165填充。沟道层163可以包括诸如多晶硅、单晶硅等的半导体材料。

填充绝缘层165可以包括诸如硅氧化物等的绝缘材料。接触垫167可以包括诸如多晶硅等的半导体材料。

绝缘层155(见图3)可以局部地设置在外延层151与最下面的栅电极层131之间。绝缘层155可以通过氧化外延层151的一部分而形成。

公共源极线180和虚设源极线185可以将堆叠结构gs分成多个区域。多个公共源极线180可以设置在单元阵列区域ca中和连接区域ct中，并且可以将多个栅电极层131分成多个区域。多个虚设源极线185可以设置在连接区域ct中，并且虚设源极线的放置可以将多个栅电极层131的一部分分成多个区域。多个公共源极线180和多个虚设源极线185可以沿第一方向d1延伸。多个公共源极线180可以连接到衬底101的单元阵列区域ca和连接区域ct。多个虚设源极线185可以连接到衬底101的连接区域ct。

多个公共源极线180和多个虚设源极线185可以沿第三方向d3延伸至衬底101的上部。在衬底101的上部中，第一凹陷r1可以形成为在设置于单元阵列区域ca和连接区域ct中的同时沿第一方向d1延伸，第二凹陷r2可以形成为在设置于连接区域ct中的同时沿第一方向d1延伸。多个公共源极线180可以设置在第一凹陷r1上，多个虚设源极线185可以设置在第二凹陷r2上。如在图5中所能看到地，基于衬底101的上表面，第二凹陷r2的深度可以大于单元阵列区域ca的第一凹陷r1的深度。单元阵列区域ca的第一凹陷r1的深度可以是实质上均匀的，而第二凹陷r2的深度可以取决于其在连接区域ct中的位置而彼此不同。第二凹陷r2的深度可以朝向连接区域ct的边缘增大，而第二凹陷r2的深度可以朝向单元阵列区域ca减小。

参照图5，例如，在设置于连接区域ct的边缘部分处的第二凹陷r2的情况下，第二凹陷r2的每个的深度d2可以比单元阵列区域ca的第一凹陷r1的每个的深度d1大例如约15nm或更多。单元阵列区域ca的第一凹陷r1的每个的深度d1可以为例如约40nm或更大，布置在连接区域ct的边缘部分处的第二凹陷r2的每个的深度d2可以为例如约55nm或更大。通过具有如以上在此讨论的拥有近似深度的两个凹陷的构造，能减少或甚至消除在构造期间发生自蚀刻的未打开(nop)故障。基于衬底101的上表面，多个虚设源极线185的每个下端部分的深度可以大于单元阵列区域ca中的多个公共源极线180的每个下端部分的深度。基于衬底101的上表面，多个公共源极线180的下端部分的深度可以在单元阵列区域ca中是实质上均匀的。另一方面，虚设源极线185的下端部分的深度可以取决于其在连接区域ct中的位置而彼此不同，例如包括但不限于递增的深度或递减的深度。虚设源极线185的下端部分的深度可以朝向连接区域ct的边缘增大。虚设源极线185的下端部分的深度可以朝向单元阵列区域ca减小。

在设置于连接区域ct的边缘部分处的虚设源极线185的情况下，虚设源极线185的每个下端部分的深度与单元阵列区域ca中的公共源极线180的每个下端部分的深度之间的差异可以为约15nm或更多。虚设源极线185的垂直长度可以大于公共源极线180的垂直长度。垂直长度是指沿垂直于衬底101的上表面的第三方向(例如d3方向)测量的长度。虚设源极线185的垂直长度可以取决于其在连接区域ct中的位置而改变。虚设源极线185的垂直长度可以朝向连接区域ct的边缘增大。在虚设源极线185设置于连接区域ct的边缘部分处的情况下，虚设源极线185的每个的垂直长度与单元阵列区域ca中的公共源极线180的每个的垂直长度之间的差异可以为例如约15nm或更多。第一凹陷r1的深度可以在单元阵列区域ca中是实质上均匀的，并且可以在连接区域ct中朝向连接区域ct的边缘增大。参考一个第一凹陷r1，连接区域ct的边缘部分处的该第一凹陷r1的深度d3可以比单元阵列区域ca中的该第一凹陷r1的深度大15nm或更多。公共源极线180的下端部分的深度可以朝向连接区域ct的边缘增大。参考一个公共源极线180，单元阵列区域ca中的该公共源极线180的下端部分的深度与连接区域ct的边缘部分处的该公共源极线180的下端部分的深度之间的差异可以为约15nm或更多。本领域普通技术人员应理解并认识到，根据本发明构思，约15nm或更多、40nm或更多的值可以是例如小于所公开的范围的纳米。

多个公共源极线180和多个虚设源极线185可以连接到形成于衬底101的上部中的杂质区域108。多个公共源极线180和虚设源极线185可以由导电材料形成。例如，多个公共源极线180可以包括例如诸如钨、铜、钛、铝等的金属、掺杂半导体材料、以及诸如导电金属氮化物膜等的导电材料中的至少一种。例如，当多个公共源极线180由掺杂半导体材料形成时，多个公共源极线180可以包括与杂质区域108的杂质相同类型的杂质，并且可以具有比杂质区域108的掺杂浓度更高的掺杂浓度。

绝缘层182可以设置在多个公共源极线180的侧壁上和多个虚设源极线185的侧壁上。绝缘层182可以使多个公共源极线180与多个栅电极层131电绝缘。绝缘层182可以使多个虚设源极线185与多个栅电极层131电绝缘。绝缘层182可以包括硅氧化物(sio2)、硅氮化物(si3n4)、硅氮氧化物(sion)或其组合。

图6是根据本发明构思的一示例实施方式的垂直存储器件的示意布局图，图7是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图。

在图6和7所示的垂直存储器件的情况下，虚设源极线185a的形状可以不同于图1至5所示的垂直存储器件的虚设源极线的形状。垂直存储器件在图6和7中的其余构造或结构与图1至图5所示的垂直存储器件的那些相同，因而将省略其描述。

参照图6和7，垂直存储器件可以包括沿与多个公共源极线180延伸的方向相同的方向(例如沿第一方向d1)延伸的多个虚设源极线185a。能看出，该示例中的虚设源极线185a具有比多个公共源极线180的长度短的长度。多个虚设源极线185a可以在连接区域ct中设置成多个线形形状。

图8是根据一示例实施方式的垂直存储器件的示意布局图，图9是根据一示例实施方式的垂直存储器件的示意俯视图，图10是根据一示例实施方式的垂直存储器件的沿图9的线iii-iii'截取的示意剖视图。

在图8至10所示的垂直存储器件的情况下，存在多个虚设源极线185b，该多个虚设源极线185b可以具有与图1至5所示的垂直存储器件的虚设源极线的形状不同的形状。图8至10中的其余构造或结构与图1至图5所示的垂直存储器件的那些相同，因而将省略其描述。

现在参照图8至10，垂直存储器件可以包括多个虚设源极线185b，该多个虚设源极线185b沿与多个公共源极线180延伸的方向相同的方向(例如沿第一方向d1)延伸，并包括具有不同线宽度的区域。例如，多个虚设源极线185b可以实质上平行于多个公共源极线180。多个虚设源极线185b可以包括具有第三线宽度w2a的第一部分185ba、以及具有比第三线宽度w2a宽的第四线宽度w2b的第二部分185bb。

图11是根据本发明构思的一示例实施方式的垂直存储器件的示意布局图，图12是根据本发明构思的一示例实施方式的垂直存储器件的示意俯视图，图13是根据本发明构思的一示例实施方式的垂直存储器件的沿图12的线iv-iv'截取的示意剖视图。

在图11至13所示的垂直存储器件的情况下，虚设源极线185c的形状和布置可以不同于图1至5所示的垂直存储器件的虚设源极线的形状和布置。图11至13中的其余构造或结构与图1至图5所示的垂直存储器件的那些相同，因而将省略其描述。

参照图11至13，垂直存储器件可以包括沿与多个公共源极线180延伸的方向不同的方向(例如沿交叉第一方向d1的第二方向)延伸的多个虚设源极线185c。例如，虚设源极线185c可以实质上垂直于公共源极线，然而，例如在图1-5或8-10中，虚设源极线可以实质上平行于公共源极线180。

多个虚设源极线185c可以在连接区域ct中延伸为具有比多个公共源极线180的长度短的长度。多个虚设源极线185c可以在其间以与多个公共源极线180之间的间隔不同的间隔设置。例如，多个虚设源极线185c可以以与多个公共源极线180之间的间隔不同并且比多个公共源极线180之间的间隔大的间隔布置。

基于衬底101的上表面，第二凹陷r2(见图13)的深度可以朝向连接区域ct的边缘增大。在图13中能看出，例如，连接区域ct的边缘部分处的第二凹陷r2的深度d2'可以比单元阵列区域ca中的第一凹陷r1的深度d1大15nm或更多。基于衬底101的上表面，多个虚设源极线185c的每个下端部分的深度可以朝向连接区域ct的边缘增大。连接区域ct的边缘部分处的虚设源极线185c的下端部分的深度可以比单元阵列区域ca中的公共源极线180的下端部分的深度大15nm或更多。

图14是根据本发明构思的一示例实施方式的垂直存储器件的示意剖视图。图14所示的垂直存储器件可以具有其中外围电路区域pr以与图1至5所示的垂直存储器件不同的方式设置在单元区域cr下方的结构。单元区域cr的结构可以与图1至5所示的垂直存储器件的单元区域的结构相同或相似。

包括电路栅极绝缘层312、电路栅电极314和源极/漏极区域308的电路晶体管可以设置在第一衬底301上。连接到源极/漏极区域308的电路布线376和接触插塞371可以被设置。第二衬底101'可以设置在层间绝缘层321上，单元区域cr可以设置在第二衬底101'上。第二衬底101'可以由诸如例如多晶硅、单晶硅等的半导体材料形成。

如上所述，根据本发明构思的示例实施方式，拥有如以上在此公开的结构的垂直存储器件具有降低的工艺缺陷(例如，其中公共源极线和虚设源极线不与衬底接触的情况)的可能性。

虽然以上已经显示和描述了本发明构思的示例实施方式，但是本领域技术人员将理解，能进行在此公开的示例实施方式的修改和变化而不脱离如由所附权利要求限定的本发明构思的范围。

本申请要求享有2017年7月21日在韩国知识产权局提交的韩国专利申请第10-2017-0092477号的优先权，其公开通过引用合并于此。