高压元件及其制造方法与流程

本发明涉及一种高压元件及其制造方法，特别是指一种能够抑制寄生晶体管闩锁(latch-up)的高压元件及其制造方法。

背景技术：

图1a与图1b分别显示一种已知高压元件100的俯视示意图与剖视示意图。所谓的高压元件，是指于正常操作时，施加于漏极的电压高于5v。一般而言，高压元件100的漏极19与栅极17间，具有漂移区12a(如图1b中虚框线范围所示意)，将漏极19与栅极17分隔，且漂移区12a在通道方向(如图1a与图1b中虚线箭头所示意)的长度根据高压元件100正常操作时所承受的操作电压而调整。如图1a与图1b所示，高压元件100包含：阱区12、绝缘结构13、漂移氧化区14、本体区16、本体极16’、栅极17、源极18、与漏极19。其中，阱区12的导电型为n型，形成于基板11上，绝缘结构13为区域氧化(localoxidationofsilicon，locos)结构，以定义操作区13a，作为高压元件100操作时主要的作用区。操作区13a的范围如图1a中，粗黑虚线框所示意。栅极17覆盖部分漂移氧化区14。

当高压元件100作为下桥(low-side)元件操作时，高压元件100会因为寄生晶体管导通而产生闩锁(latch-up)电流，以至于高压元件100无法正常操作。

有鉴于此，本发明提出一种能够在高压元件操作时，抑制寄生晶体管导通，提高安全操作区域(safeoperationarea，soa)的高压元件及其制造方法。

技术实现要素：

就其中一观点言，本发明提供了一种高压元件，包含：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面，其中该基板具有一第一导电型；一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；一第一深阱区，具有该第一导电型，形成于该半导体层中；一第二深阱区，具有一第二导电型，形成于该半导体层中的该第一深阱区下方，且覆盖所有该第一深阱区下方并与该第一深阱区接触；一漂移阱区，具有该第二导电型，形成于该半导体层中的该第一深阱区上方，且覆盖部分该第一深阱区上方并与该第一深阱区接触，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面；一第一阱区，具有该第一导电型，形成于该操作区外的该第二深阱区上，并接触该第一深阱区，用以与该第一深阱区电连接，且于该垂直方向上，该第一阱区位于上表面下并连接于该上表面；一第二阱区，具有该第二导电型，形成于该操作区外并于该第一阱区外的该第二深阱区上，且与该第二深阱区接触，用以与该第二深阱区电连接，且于该垂直方向上，该第二阱区位于上表面下并连接于该上表面；一本体区，具有该第一导电型，形成于该操作区中的该漂移阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面；一本体极，具有该第二导电型，用以作为该本体区的一电气接点，于该垂直方向上，该本体极形成于该上表面下并连接于该上表面的该本体区中；一高压阱区，具有该第二导电型，形成于该第二深阱区中，且该高压阱区不接触该第一深阱区、该第一阱区与该第二阱区，且至少部分该高压阱区位于所有该漂移阱区正下方；一栅极，形成于该上表面上的该操作区中，于该垂直方向上，部分该漂移阱区位于该栅极的下方并连接于该栅极，其中，该栅极至少包含：一介电层，形成于该上表面上并连接于该上表面，且该介电层连接该漂移阱区；一导电层，用以作为该栅极的电气接点，形成所有该介电层上并连接于该介电层；以及一间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层；以及一源极与一漏极，具有该第二导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该漂移阱区中；其中，于一通道方向上，一反转区位于该源极与该漂移阱区间，连接该上表面的该本体区中，用以作为该高压元件在一导通操作中的一反转电流通道；其中，于该通道方向上，一漂移区位于该漏极与该本体区之间，连接该上表面的该漂移阱区中，用以作为该高压元件在一导通操作中的一漂移电流通道。

就另一观点言，本发明提供了一种高压元件制造方法，包含：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面，其中该基板具有一第一导电型；形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；形成一第一深阱区，具有一第一导电型，形成于该半导体层中；形成一第二深阱区，具有一第二导电型，形成于该半导体层中的该第一深阱区下方，且覆盖该第一深阱区下方并与该第一深阱区接触；形成一漂移阱区，具有该第二导电型，形成于该半导体层中的该第一深阱区上方，且覆盖部分该第一深阱区上方并与该第一深阱区接触，且于该垂直方向上，该漂移阱区位于上表面下并连接于该上表面；形成一第一阱区，具有该第一导电型，形成于该操作区外的该第二深阱区上，并接触该第一深阱区，用以与该第一深阱区电连接，且于该垂直方向上，该第一阱区位于上表面下并连接于该上表面；形成一第二阱区，具有该第二导电型，形成于该操作区外并于该第一阱区外的该第二深阱区上，且与该第二深阱区接触，用以与该第二深阱区电连接，且于该垂直方向上，该第二阱区位于上表面下并连接于该上表面；形成一本体区，具有该第一导电型，形成于该操作区中的该漂移阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面；形成一本体极，具有该第二导电型，用以作为该本体区的一电气接点，于该垂直方向上，该本体极形成于该上表面下并连接于该上表面的该本体区中；形成一高压阱区，具有该第二导电型，形成于该第二深阱区中，且该高压阱区不接触该第一深阱区、该第一阱区与该第二阱区，且至少部分该高压阱区位于所有一漂移区正下方；形成一栅极于该上表面上的该操作区中，于该垂直方向上，部分该漂移阱区位于该栅极的下方并连接于该栅极，其中，该栅极至少包含：一介电层，形成于该上表面上并连接于该上表面，且该介电层于该垂直方向上，连接该漂移阱区；一导电层，用以作为该栅极的电气接点，形成所有该介电层上并连接于该介电层；以及一间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层；以及形成一源极与一漏极，具有该第二导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该漂移阱区中；其中，于一通道方向上，一反转区位于该源极与该漂移阱区间，连接该上表面的该本体区中，用以作为该高压元件在一导通操作中的一反转电流通道；其中，于该通道方向上，该漂移区位于该漏极与该本体区之间，连接该上表面的该漂移阱区中，用以作为该高压元件在一导通操作中的一漂移电流通道。

在一种较佳的实施型态中，该高压元件还包含一漂移氧化区，形成于该上表面上并连接于该上表面，且位于该操作区中的该漂移区上并连接于该漂移区，其中该漂移氧化区包括一区域氧化(localoxidationofsilicon，locos)结构、一浅沟槽绝缘(shallowtrenchisolation，sti)结构或一化学气相沉积(chemicalvapordeposition，cvd)氧化区。

在一种较佳的实施型态中，该高压阱区的一第二导电型杂质浓度高于该第二深阱区的一第二导电型杂质浓度。

在一种较佳的实施型态中，该第一深阱区、该第二深阱区以及该基板组成一寄生晶体管，且该高压阱区用以抑制该寄生晶体管产生一闩锁(latch-up)电流。

在一种较佳的实施型态中，该高压元件还包含：一第一导电型接点，具有该第一导电型，用以作为该第一阱区的一电气接点，于该垂直方向上，该第一导电型接点形成于该上表面下并连接于该上表面的该第一阱区中；以及一第二导电型接点，具有该第二导电型，用以作为该第二阱区的一电气接点，于该垂直方向上，该第二导电型接点形成于该上表面下并连接于该上表面的该第二阱区中。

以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。

附图说明

图1a与图1b分别显示一种现有技术高压元件100的俯视示意图与剖视示意图。

图2显示本发明的第一个实施例。

图3显示本发明的第二个实施例。

图4显示本发明的第三个实施例。

图5显示本发明的第四个实施例。

图6a-6g显示本发明的第五个实施例。

图中符号说明

100，200，300，400，500高压元件

11，21，31，41，51基板

11’，21’，31’，41’，51’半导体层

11a，21a，31a，41a，51a上表面

11b，21b，31b，41b，51b下表面

12，22，32，42，52漂移阱区

12a，22a，32a，42a，52a漂移区

13，23，33，43，53绝缘结构

13a，23a，33a，43a，53a操作区

14，24，34，44漂移氧化区

25，35，45，55第一深阱区

25’，35’，45’，55’第一阱区

25”，35”，45”，55”第一导电型接点

16，26，36，46，56本体区

16’，26’，36’，46’，56’本体极

17，27，37，47，57栅极

18，28，38，48，58源极

19，29，39，49，59漏极

261光阻层

211，311，411，511第二深阱区

211’，311’，411’，511’第二阱区

211”，311”，411”，511”第二导电型接点

212，312，412，512高压阱区

271，371，471，571介电层

272，372，472，572导电层

273，373，473，573间隔层

具体实施方式

本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

请参考图2，其显示本发明的第一个实施例。图2显示高压元件200的剖线剖视示意图。如图2所示，高压元件200包含：半导体层21’、第一深阱区25、第二深阱区211、漂移阱区22、绝缘结构23、漂移氧化区24、高压阱区212、本体区26、本体极26’、栅极27、源极28、漏极29、第一阱区25’、第一导电型接点25”、第二阱区211’以及第二导电型接点211”。

其中，半导体层21’形成于基板21上，半导体层21’于垂直方向(如图2中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一第一导电型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图2，其中，绝缘结构23形成于上表面21a上并连接于上表面21a，用以定义操作区23a。绝缘结构23并不限于如图2所示的区域氧化(localoxidationofsilicon，locos)结构，也可为浅沟槽绝缘(shallowtrenchisolation，sti)结构。操作区23a是高压元件200在导通操作时的电压电流主要作用区。漂移氧化区24形成于该上表面21a上并连接于上表面21a，且位于操作区23a中的漂移区22a(如图2中虚线框所示意)上并连接于漂移区22a。

第一深阱区25具有第一导电型，形成于半导体层21’中。形成第一深阱区25的方法，例如但不限于可以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层21’中，以形成第一深阱区25。第二深阱区211具有第二导电型，形成于半导体层21’中的第一深阱区25下方，且覆盖第一深阱区25下方并与第一深阱区25接触。形成第二深阱区211的方法，例如但不限于可以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入基板21或/及半导体层21’中，以形成第二深阱区211。举例而言，当半导体层21’为一外延层，可于尚未形成该外延层前，将第二导电型杂质，以加速离子的形式，注入基板21中，再以外延工艺步骤形成外延层，作为半导体层21’，经过热工艺，部分第二导电型杂质将会扩散至半导体层21’中，而形成第二深阱区211。

漂移阱区22具有第二导电型，形成于半导体层21’中的第一深阱区25上方，且覆盖第一深阱区25上方并与第一深阱区25接触，且于垂直方向上，漂移阱区22位于上表面21a下并连接于上表面21a。第一阱区25’具有第一导电型，形成于操作区23a外的第二深阱区211上，并接触第一深阱区25，用以与第一深阱区25电连接，且于垂直方向上，第一阱区25’位于上表面21a下并连接于上表面21a。第二阱区211’具有第二导电型，形成于操作区23a外并于第一阱区25’外的第二深阱区211上，且与第二深阱区211接触，用以与第二深阱区211电连接，且于垂直方向上，第二阱区211’位于上表面21a下并连接于上表面21a。

第一导电型接点25”具有第一导电型，用以作为第一阱区25’的电气接点，于垂直方向上，第一导电型接点25”形成于上表面21a下并连接于上表面21a的第一阱区25’中。第二导电型接点211”具有第二导电型，用以作为第二阱区211’的电气接点，于垂直方向上，第二导电型接点211”形成于上表面21a下并连接于上表面21a的第二阱区211’中。

本体区26具有第一导电型，形成于操作区23a的漂移阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体极26’具有第二导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。高压阱区212具有第二导电型，形成于第二深阱区211中，且高压阱区212不接触第一深阱区25、第一阱区25’与第二阱区211’，且至少部分高压阱区212位于所有漂移区22a正下方。在本实施例中，高压阱区212与第二深阱区211以相同的微影工艺步骤定义于通道方向与一宽度方向(未示出)相同的离子注入区，因此，高压阱区212与第二深阱区211由俯视图视之(未示出)完全重叠。

栅极27形成于半导体层21’的上表面21a上的操作区23a中，于垂直方向上，部分漂移阱区22位于栅极27的下方并连接于栅极27。其中，栅极27至少包含：介电层271、导电层272以及间隔层273。介电层271形成于上表面21a上并连接于上表面21a，且介电层271于垂直方向上，连接漂移阱区22。导电层272用以作为栅极27的电气接点，形成所有介电层271上并连接于介电层271。间隔层273形成于导电层272的两侧以作为栅极27的两侧的电气绝缘层。

请继续参阅图2，源极28与漏极29具有第二导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a的操作区23a中，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的漂移阱区22中。其中，于通道方向上，反转区26a位于源极28与漂移阱区22间，连接上表面21a的本体区26中，用以作为高压元件200在导通操作中的反转电流通道。其中，于通道方向上，漂移区22a位于漏极29与本体区26之间，连接上表面21a的漂移阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。

需说明的是，所谓反转电流通道是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversionlayer)以使导通电流通过的区域，介于源极28与漂移电流通道之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。

需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。

需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面。在本实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，就具有下陷的部分。

需说明的是，栅极27包括与上表面连接的介电层271、具有导电性的导电层272、以及具有电绝缘特性的间隔层273，此为本领域技术人员所熟知，在此不予赘述。

需说明的是，前述的“第一导电型”与“第二导电型”是指于高压元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为n型，而第二导电型为p型，或反之亦可)。

此外需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5v，且高压阱区25与漏极29的横向距离(漂移区长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。这都为本领域技术人员所熟知，在此不予赘述。

值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2所示的实施例为例，高压元件200操作时，高压阱区212的第二导电型杂质浓度高于第二深阱区211的第二导电型杂质浓度，因而抑制了一寄生晶体管的电流增益，进而降低了该寄生晶体管的基板电流，避免该寄生晶体管导通，也抑制该寄生晶体管与邻近高压元件200的另一寄生晶体管，产生一闩锁(latch-up)电流。增加高压元件200的应用范围。其中，寄生晶体管是指第一深阱区25、第二深阱区211以及基板21组成的寄生晶体管。

请参考图3，其显示本发明的第二个实施例。图3显示高压元件300的剖线剖视示意图。如图3所示，高压元件300包含：半导体层31’、第一深阱区35、第二深阱区311、漂移阱区32、绝缘结构33、漂移氧化区34、高压阱区312、本体区36、本体极36’、栅极37、源极38、漏极39、第一阱区35’、第一导电型接点35”、第二阱区311’以及第二导电型接点311”。

其中，半导体层31’形成于基板31上，半导体层31’于垂直方向(如图3中的实线箭头方向所示意，下同)上，具有相对的上表面31a与下表面31b。基板31例如但不限于为第一导电型的半导体硅基板。半导体层31’例如以外延的步骤，形成于基板31上，或是以基板31的部分，作为半导体层31’。形成半导体层31’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图3，其中，绝缘结构33形成于上表面31a上并连接于上表面31a，用以定义操作区33a。绝缘结构33并不限于如图3所示的区域氧化(localoxidationofsilicon，locos)结构，也可为浅沟槽绝缘(shallowtrenchisolation，sti)结构。操作区33a是高压元件300在导通操作时的电压电流主要作用区。漂移氧化区34形成于该上表面31a上并连接于上表面31a，且位于操作区33a中的漂移区32a(如图3中虚线框所示意)上并连接于漂移区32a。

第一深阱区35具有第一导电型，形成于半导体层31’中。形成第一深阱区35的方法，例如但不限于可以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层31’中，以形成第一深阱区311。第二深阱区311具有第二导电型，形成于半导体层31’中的第一深阱区35下方，且覆盖第一深阱区35下方并与第一深阱区35接触。形成第二深阱区311的方法，例如但不限于可以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入基板31或/及半导体层31’中，以形成第二深阱区311。举例而言，当半导体层31’为一外延层，可于尚未形成该外延层前，将第二导电型杂质，以加速离子的形式，注入基板31中，再以外延工艺步骤形成外延层，作为半导体层31’，经过热工艺，部分第二导电型杂质将会扩散至半导体层31’中，而形成第二深阱区311。

漂移阱区32具有第二导电型，形成于半导体层31’中的第一深阱区35上方，且覆盖第一深阱区35上方并与第一深阱区35接触，且于垂直方向上，漂移阱区32位于上表面31a下并连接于上表面31a。第一阱区35’具有第一导电型，形成于操作区33a外的第二深阱区311上，并接触第一深阱区35，用以与第一深阱区35电连接，且于垂直方向上，第一阱区35’位于上表面31a下并连接于上表面31a。第二阱区311’具有第二导电型，形成于操作区33a外并于第一阱区35’外的第二深阱区311上，且与第二深阱区311接触，用以与第二深阱区311电连接，且于垂直方向上，第二阱区311’位于上表面21a下并连接于上表面21a。

第一导电型接点35”具有第一导电型，用以作为第一阱区35’的电气接点，于垂直方向上，第一导电型接点35”形成于上表面31a下并连接于上表面31a的第一阱区35’中。第二导电型接点311”具有第二导电型，用以作为第二阱区311’的电气接点，于垂直方向上，第二导电型接点311”形成于上表面31a下并连接于上表面31a的第二阱区311’中。

本体区36具有第一导电型，形成于操作区33a的漂移阱区32中，且于垂直方向上，本体区36位于上表面31a下并连接于上表面31a。本体极36’具有第二导电型，用以作为本体区36的电气接点，于垂直方向上，本体极36’形成于上表面31a下并连接于上表面31a的本体区36中。高压阱区312具有第二导电型，形成于第二深阱区311中，且高压阱区312不接触第一深阱区35、第一阱区35’与第二阱区311’，且至少部分高压阱区312位于所有漂移区32a正下方。在本实施例中，高压阱区312介于本体区36远离栅极37一侧，与第一阱区35’之间。

栅极37形成于半导体层31’的上表面31a上的操作区33a中，于垂直方向上，部分漂移阱区32位于栅极37的下方并连接于栅极37。其中，栅极37至少包含：介电层371、导电层372以及间隔层373。介电层371形成于上表面31a上并连接于上表面31a，且介电层371于垂直方向上，连接漂移阱区32。导电层372用以作为栅极37的电气接点，形成所有介电层371上并连接于介电层371。间隔层373形成于导电层372的两侧以作为栅极37的两侧的电气绝缘层。

请继续参阅图3，源极38与漏极39具有第二导电型，于垂直方向上，源极38与漏极39形成于上表面31a下并连接于上表面31a的操作区33a中，且源极38与漏极39分别位于栅极37在通道方向的外部下方的本体区36中与远离本体区36侧的漂移阱区32中。其中，于通道方向上，反转区36a位于源极38与漂移阱区32间，连接上表面31a的本体区36中，用以作为高压元件300在导通操作中的反转电流通道。其中，于通道方向上，漂移区32a位于漏极39与本体区36之间，连接上表面31a的漂移阱区32中，用以作为高压元件300在导通操作中的漂移电流通道。

本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为locos结构，而在本实施例中，漂移氧化区34为化学气相沉积(chemicalvapordeposition，cvd)氧化区。cvd氧化区由cvd工艺沉积步骤而形成，为本领域技术人员所熟知，在此不予赘述。

请参考图4，其显示本发明的第三个实施例。图4显示高压元件400的剖线剖视示意图。如图4所示，高压元件400包含：半导体层41’、第一深阱区45、第二深阱区411、漂移阱区42、绝缘结构43、漂移氧化区44、高压阱区412、本体区46、本体极46’、栅极47、源极48、漏极49、第一阱区411’、第一导电型接点411”、第二阱区412’以及第二导电型接点412”。

其中，半导体层41’形成于基板41上，半导体层41’于垂直方向(如图4中的实线箭头方向所示意，下同)上，具有相对的上表面41a与下表面41b。基板41例如但不限于为一第一导电型的半导体硅基板。半导体层41’例如以外延的步骤，形成于基板41上，或是以基板41的部分，作为半导体层41’。形成半导体层41’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图4，其中，绝缘结构43形成于上表面41a上并连接于上表面41a，用以定义操作区43a。绝缘结构43并不限于如图4所示的区域氧化(localoxidationofsilicon，locos)结构，也可为浅沟槽绝缘(shallowtrenchisolation，sti)结构。操作区43a是高压元件400在导通操作时的电压电流主要作用区。漂移氧化区44形成于该上表面41a上并连接于上表面41a，且位于操作区43a中的漂移区42a(如图4中虚线框所示意)上并连接于漂移区42a。

第一深阱区45具有第一导电型，形成于半导体层41’中。形成第一深阱区45的方法，例如但不限于可以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层41’中，以形成第一深阱区45。第二深阱区411具有第二导电型，形成于半导体层41’中的第一深阱区45下方，且覆盖第一深阱区45下方并与第一深阱区45接触。形成第二深阱区411的方法，例如但不限于可以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入基板41或/及半导体层41’中，以形成第二深阱区411。举例而言，当半导体层41’为一外延层，可于尚未形成该外延层前，将第二导电型杂质，以加速离子的形式，注入基板41中，再以外延工艺步骤形成外延层，作为半导体层41’，经过热工艺，部分第二导电型杂质将会扩散至半导体层41’中，而形成第二深阱区411。

漂移阱区42具有第二导电型，形成于半导体层41’中的第一深阱区45上方，且覆盖第一深阱区45上方并与第一深阱区45接触，且于垂直方向上，漂移阱区42位于上表面41a下并连接于上表面41a。第一阱区45’具有第一导电型，形成于操作区43a外的第二深阱区411上，并接触第一深阱区45，用以与第一深阱区45电连接，且于垂直方向上，第一阱区45’位于上表面41a下并连接于上表面41a。第二阱区411’具有第二导电型，形成于操作区43a外并于第一阱区45’外的第二深阱区411上，且与第二深阱区411接触，用以与第二深阱区411电连接，且于垂直方向上，第二阱区411’位于上表面41a下并连接于上表面41a。

第一导电型接点45”具有第一导电型，用以作为第一阱区45’的电气接点，于垂直方向上，第一导电型接点45”形成于上表面41a下并连接于上表面41a的第一阱区45’中。第二导电型接点411”具有第二导电型，用以作为第二阱区411’的电气接点，于垂直方向上，第二导电型接点411”形成于上表面41a下并连接于上表面41a的第二阱区411’中。

本体区46具有第一导电型，形成于操作区43a的漂移阱区42中，且于垂直方向上，本体区46位于上表面41a下并连接于上表面41a。本体极46’具有第二导电型，用以作为本体区46的电气接点，于垂直方向上，本体极26’形成于上表面41a下并连接于上表面41a的本体区46中。高压阱区412具有第二导电型，形成于第二深阱区411中，且高压阱区412不接触第一深阱区45、第一阱区45’与第二阱区411’，且至少部分高压阱区412位于所有漂移区42a正下方。在本实施例中，所有高压阱区412位于所有漂移区42a正下方。

栅极47形成于半导体层41’的上表面41a上的操作区43a中，于垂直方向上，部分漂移阱区42位于栅极47的下方并连接于栅极47。其中，栅极47至少包含：介电层471、导电层472以及间隔层473。介电层471形成于上表面41a上并连接于上表面41a，且介电层471于垂直方向上，连接漂移阱区42。导电层472用以作为栅极47的电气接点，形成所有介电层471上并连接于介电层471。间隔层473形成于导电层472的两侧以作为栅极47的两侧的电气绝缘层。

请继续参阅图4，源极48与漏极49具有第二导电型，于垂直方向上，源极48与漏极49形成于上表面41a下并连接于上表面41a的操作区43a中，且源极48与漏极49分别位于栅极47在通道方向的外部下方的本体区46中与远离本体区46侧的漂移阱区42中。其中，于通道方向上，反转区46a位于源极48与漂移阱区42间，连接上表面41a的本体区46中，用以作为高压元件400在导通操作中的反转电流通道。其中，于通道方向上，漂移区42a位于漏极49与本体区46之间，连接上表面41a的漂移阱区42中，用以作为高压元件400在导通操作中的漂移电流通道。

本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为locos结构，而在本实施例中，漂移氧化区44为浅沟槽绝缘(shallowtrenchisolation，sti)结构。sti结构为本领域技术人员所熟知，在此不予赘述。

请参考图5，其显示本发明的第四个实施例。图5显示高压元件500的剖线剖视示意图。如图5所示，高压元件500包含：半导体层51’、第一深阱区55、第二深阱区511、漂移阱区52、绝缘结构53、高压阱区55、本体区56、本体极56’、栅极57、源极58、漏极59、第一阱区55’、第一导电型接点55”、第二阱区511’以及第二导电型接点512”。

其中，半导体层51’形成于基板51上，半导体层51’于垂直方向(如图5中的实线箭头方向所示意，下同)上，具有相对的上表面51a与下表面51b。基板51例如但不限于为一第一导电型的半导体硅基板。半导体层51’例如以外延的步骤，形成于基板51上，或是以基板51的部分，作为半导体层51’。形成半导体层51’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图5，其中，绝缘结构53形成于上表面51a上并连接于上表面51a，用以定义操作区53a。绝缘结构53并不限于如图5所示的区域氧化(localoxidationofsilicon，locos)结构，也可为浅沟槽绝缘(shallowtrenchisolation，sti)结构。操作区53a是高压元件500在导通操作时的电压电流主要作用区。

第一深阱区55具有第一导电型，形成于半导体层51’中。形成第一深阱区55方法，例如但不限于可以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层51’中，以形成第一深阱区55。第二深阱区511具有第二导电型，形成于半导体层51’中的第一深阱区55下方，且覆盖第一深阱区54下方并与第一深阱区55接触。形成第二深阱区511的方法，例如但不限于可以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入基板51或/及半导体层51’中，以形成第二深阱区511。举例而言，当半导体层51’为一外延层，可于尚未形成该外延层前，将第二导电型杂质，以加速离子的形式，注入基板51中，再以外延工艺步骤形成外延层，作为半导体层51’，经过热工艺，部分第二导电型杂质将会扩散至半导体层51’中，而形成第二深阱区511。

漂移阱区52具有第二导电型，形成于半导体层51’中的第一深阱区55上方，且覆盖第一深阱区55上方并与第一深阱区55接触，且于垂直方向上，漂移阱区52位于上表面51a下并连接于上表面51a。第一阱区55’具有第一导电型，形成于操作区53a外的第二深阱区511上，并接触第一深阱区55，用以与第一深阱区55电连接，且于垂直方向上，第一阱区55’位于上表面51a下并连接于上表面51a。第二阱区511’具有第二导电型，形成于操作区53a外并于第一阱区55’外的第二深阱区5211上，且与第二深阱区511接触，用以与第二深阱区511电连接，且于垂直方向上，第二阱区511’位于上表面51a下并连接于上表面51a。

第一导电型接点55”具有第一导电型，用以作为第一阱区55’的电气接点，于垂直方向上，第一导电型接点55”形成于上表面51a下并连接于上表面51a的第一阱区55’中。第二导电型接点511”具有第二导电型，用以作为第二阱区511’的电气接点，于垂直方向上，第二导电型接点511”形成于上表面51a下并连接于上表面51a的第二阱区511’中。

本体区56具有第一导电型，形成于操作区53a的漂移阱区52中，且于垂直方向上，本体区56位于上表面51a下并连接于上表面51a。本体极56’具有第二导电型，用以作为本体区56的电气接点，于垂直方向上，本体极56’形成于上表面51a下并连接于上表面51a的本体区56中。高压阱区512具有第二导电型，形成于第二深阱区511中，且高压阱区512不接触第一深阱区55、第一阱区55’与第二阱区511’，且至少部分高压阱区512位于所有漂移区52a正下方。在本实施例中，高压阱区512与第二深阱区211以相同的微影工艺步骤定义于通道方向与一宽度方向(未示出)相同的离子注入区，因此，高压阱区212与第二深阱区211由俯视图视之(未示出)完全重叠。

栅极57形成于半导体层51’的上表面51a上的操作区53a中，于垂直方向上，部分漂移阱区52位于栅极57的下方并连接于栅极57。其中，栅极57至少包含：介电层571、导电层572以及间隔层573。介电层571形成于上表面51a上并连接于上表面51a，且介电层571于垂直方向上，连接漂移阱区52。导电层572用以作为栅极57的电气接点，形成所有介电层571上并连接于介电层571。间隔层573形成于导电层572的两侧以作为栅极57的两侧的电气绝缘层。

请继续参阅图5，源极58与漏极59具有第二导电型，于垂直方向上，源极58与漏极59形成于上表面51a下并连接于上表面51a的操作区53a中，且源极58与漏极59分别位于栅极57在通道方向的外部下方的本体区56中与远离本体区56侧的漂移阱区52中。其中，于通道方向上，反转区56a位于源极58与漂移阱区52间，连接上表面51a的本体区56中，用以作为高压元件500在导通操作中的反转电流通道。其中，于通道方向上，漂移区52a位于漏极59与本体区56之间，连接上表面51a的漂移阱区52中，用以作为高压元件500在导通操作中的漂移电流通道。

本实施例与第一个实施例不同之处，在于，在第一个实施例中，漂移氧化区24为locos结构，而在本实施例中，并不包含漂移氧化区，而是以漂移区52a在通道方向上的长度来调整可承受的操作电压。

请参考图6a-6g，其显示本发明的第五个实施例。图6a-6g显示高压元件200制造方法。图6b显示图6a中aa’剖线剖视示意图。如第6a与6b图所示，首先形成半导体层21’于基板21上，半导体层21’于垂直方向(如图6b中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一第一导电型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图6a与图6b，接着，形成绝缘结构23与漂移氧化区24于上表面21a上并连接于上表面21a。绝缘结构23用以定义操作区23a(如图6a中虚线框所示意)。绝缘结构23并不限于如图所示的区域氧化(localoxidationofsilicon，locos)结构，也可为浅沟槽绝缘(shallowtrenchisolation，sti)结构。漂移氧化区24形成于上表面21a上并连接于上表面21a，且位于操作区23a中的漂移区22a上并连接于漂移区22a(参考图2中虚线框)。

接着，请参阅图6c，形成第一深阱区25具有第一导电型，形成于半导体层21’中。形成第一深阱区25的方法，例如但不限于可以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层21’中，以形成第一深阱区25。形成第二深阱区211具有第二导电型，形成于半导体层21’中的第一深阱区25下方，且覆盖第一深阱区25下方并与第一深阱区25接触。形成第二深阱区211的方法，例如但不限于可以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入基板21或/及半导体层21’中，以形成第二深阱区211。举例而言，当半导体层21’为一外延层，可于尚未形成该外延层前，将第二导电型杂质，以加速离子的形式，注入基板21中，再以外延工艺步骤形成外延层，作为半导体层21’，经过热工艺，部分第二导电型杂质将会扩散至半导体层21’中，而形成第二深阱区211。

接着，请继续参阅图6c，形成高压阱区212具有第二导电型，形成于第二深阱区211中，且高压阱区212不接触第一深阱区25、第一阱区25’与第二阱区211’，且至少部分高压阱区212位于所有漂移区22a正下方。在本实施例中，高压阱区212与第二深阱区211以相同的微影工艺步骤定义于通道方向与一宽度方向(未示出)相同的离子注入区，因此，高压阱区212与第二深阱区211由俯视图视之(未示出)完全重叠。

接着，请参阅图6d，形成漂移阱区22具有第二导电型，形成于半导体层21’中的第一深阱区25上方，且覆盖第一深阱区25上方并与第一深阱区25接触，且于垂直方向上，漂移阱区22位于上表面21a下并连接于上表面21a。例如可利用例如但不限于离子注入制成步骤，将第二导电型杂质，以加速离子的形式，如第6d图中虚线箭头所示意，注入半导体层22中，以形成漂移阱区22。

请继续参阅图6d，形成第一阱区25’具有第一导电型，形成于操作区23a外的第二深阱区211上，并接触第一深阱区25，用以与第一深阱区25电连接，且于垂直方向上，第一阱区25’位于上表面21a下并连接于上表面21a。接着，形成第二阱区211’具有第二导电型，形成于操作区23a外并于第一阱区25’外的第二深阱区211上，且与第二深阱区211接触，用以与第二深阱区211电连接，且于垂直方向上，第二阱区211’位于上表面21a下并连接于上表面21a。

接着，请参阅图6e，形成本体区26于操作区23a的漂移阱区22中，且于垂直方向上，本体区26位于上表面21a下并连接于上表面21a。本体区26具有第一导电型，形成本体区26的步骤，例如但不限于利用由微影工艺步骤形成光阻层261为屏蔽，将第一导电型杂质掺杂至漂移阱区22中，以形成本体区26。

接着，请参阅图6f，形成栅极27的介电层271与导电层272于半导体层21’的上表面21a上的操作区23a中，部分本体区26位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道。

请继续参阅图6f，例如在形成栅极27的介电层271与导电层272后，形成轻掺杂区281，以避免高压元件200于导通操作时，间隔层273下方的本体区26无法形成反转电流通道。形成轻掺杂区281的方法，例如将第二导电型杂质掺杂至本体区26中，以形成轻掺杂区281。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入本体区26中，以形成轻掺杂区281。

接着，请参阅图6g，形成间隔层273于导电层272侧面之外，以形成栅极27。接着，形成本体极26’、源极28、漏极29、第一导电型接点25”与第二导电型接点211”于上表面21a下并连接于上表面21a的操作区23a中。源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的漂移阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的漂移阱区22中，用以作为高压元件200在导通操作中的漂移电流通道，且于垂直方向上，源极28与漏极29位于上表面21a下并连接于上表面21a。第二导电型接点211”具有第二导电型，用以作为第二阱区211’的电气接点，于垂直方向上，第二导电型接点211”形成于上表面21a下并连接于上表面21a的第二阱区211’中。第二导电型接点211”、源极28与漏极29具有第二导电型，形成第二导电型接点211”、源极28与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将第二导电型杂质分别掺杂至第二阱区211’、本体区26与漂移阱区22中，以形成第二导电型接点211”、源极28与漏极29。

第一导电型接点25”具有第一导电型，用以作为第一阱区25’的电气接点，于垂直方向上，第一导电型接点25”形成于上表面21a下并连接于上表面21a的第一阱区25’中。本体极26’具有第二导电型，用以作为本体区26的电气接点，于垂直方向上，本体极26’形成于上表面21a下并连接于上表面21a的本体区26中。形成第一导电型接点25”与本体极26’的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将第一导电型杂质分别掺杂至第一阱区25’中与本体区26中，以形成第一导电型接点25”与本体极26’。

以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如临界电压调整区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必需实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。