本发明涉及集成电路制造技术领域，尤其涉及一种l型晶体管、半导体存储器及其制造方法。
背景技术：
在半导体器件尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应，故可以通过改善器件单元结构，例如设计立体的晶体管结构，可以使得在相同特征尺寸条件下单个器件单元所占面积大大减小，从而增大器件集成度。
因此需要设计一种新的立式晶体管结构、半导体存储器及其制造方法，使得在相同特征尺寸条件下单个器件单元所占面积大大减小，从而增大器件集成度。
技术实现要素：
本发明的目的在于提供一种l型晶体管、半导体存储器及其制造方法，使得在相同特征尺寸条件下单个器件单元所占面积大大减小，从而增大器件集成度。
为了实现上述目的，本发明提供一种l型晶体管，包括：
半导体衬底，所述半导体衬底具有l型鳍片，所述l型鳍片包括沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的一端上的竖直鳍片部，且所述竖直鳍片部的底端部和所述水平鳍片部的一端连接，并且所述水平鳍片中形成有第二源/漏区，所述竖直鳍片部的顶端部中形成有第一源/漏区；以及，
栅极，设置在所述水平鳍片部上并沿第一方向延伸。
可选地，所述半导体衬底还具有沿所述第一方向延伸的第一沟槽，所述第一沟槽位于所述l型鳍片沿所述第一方向延伸的两侧壁外，并且所述第一沟槽的底部延伸至所述水平鳍片部的侧壁，并使所述l型鳍片沿所述第一方向延伸的两侧壁暴露在所述第一沟槽中。
可选地，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述l型鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通。
可选地，所述的l型晶体管，还包括与所述第二源/漏区电连接的埋入式导线，所述埋入式导线埋设在所述第二沟槽中并沿着第二方向延伸，所述栅极沿第一方向延伸至所述第二沟槽中并跨设在所述埋入式导线上方。
可选地，所述的l型晶体管还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面隔离。
可选地，所述的l型晶体管还包括第一介质层，所述第一介质层填充于所述第二沟槽中，所述埋入式导线位于所述第二沟槽中的所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。
可选地，所述的l型晶体管还包括第二介质层，所述第二介质层填充在所述第二沟槽中并将所述埋入式导线掩埋在内。
可选地，所述的l型晶体管还包括栅介质层和栅极隔离层，所述栅介质层形成在所述栅极与所述l型鳍片之间，所述栅极隔离层覆盖在所述栅极上并填满所述第一沟槽和所述第二沟槽以及所述水平鳍片部上方的空间，以将所述栅极掩埋在内。
本发明还提供一种l型晶体管的制备方法，包括以下步骤：
提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成l型鳍片、第一沟槽和第二沟槽，所述l型鳍片包括沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的一端上的竖直鳍片部，且所述竖直鳍片部的底端部和所述水平鳍片部的一端连接，所述第二沟槽沿所述第二方向延伸并暴露出所述l型鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿所述第一方向延伸并暴露出所述l型鳍片沿所述第一方向延伸的侧壁；
形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸；以及，
形成栅极于所述水平鳍片部上，所述栅极沿所述第一方向延伸。
可选地，形成所述l型鳍片、所述第一沟槽和所述第二沟槽的步骤包括：
沿所述第一方向和所述第二方向分别刻蚀所述半导体衬底，以形成深度相同的第一沟槽和第二沟槽；以及，
沿所述第一方向刻蚀所述第一沟槽一侧的所述半导体衬底，刻蚀深度小于所述第一沟槽的深度，以形成连通所述第一沟槽的栅极沟槽以及所述l型鳍片，所述l型鳍片的水平鳍片部位于所述栅极沟槽的底部，所述l型鳍片的竖直鳍片部位于所述栅极沟槽的一侧。
可选地，在形成所述埋入式导线之前，先形成第二源/漏区于所述水平鳍片部中，之后形成的所述埋入式导线与所述第二源/漏区电连接；在形成所述栅极之后，形成第一源/漏区于所述竖直鳍片部的顶端部中；或者，在形成所述埋入式导线之前，先形成第一源/漏区于所述竖直鳍片部的顶端部中以及形成第二源/漏区于所述水平鳍片部中，之后形成的所述埋入式导线与所述第二源/漏区电连接；或者，在形成所述栅极之后，形成第一源/漏区于所述竖直鳍片部的顶端部中以及形成第二源/漏区于所述水平鳍片部中，所述埋入式导线与所述第二源/漏区电连接。
可选地，在形成所述埋入式导线之前，先填充第一介质层于所述第二沟槽中，所述埋入式导线位于所述第二沟槽中的所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。
可选地，形成所述栅极的步骤包括：
填充第二介质层于所述第二沟槽中，所述第二介质层的顶表面与所述水平鳍片部的顶表面齐平；
形成栅介质层于所述l型鳍片、所述第一沟槽和所述第二沟槽的表面上；
填充栅极材料于所述第一沟槽、第二沟槽以及所述栅极沟槽中，并刻蚀所述栅极材料至所述水平鳍片部上的栅介质层的表面，仅保留栅极沟槽中的部分栅极材料，以形成沿所述第一方向延伸的栅极于所述栅极沟槽中；以及，
填充栅极隔离层于所述第二沟槽、所述第一沟槽以及所述栅极沟槽中，以将所述栅极掩埋在所述栅极沟槽中。
本发明还提供一种半导体存储器，其特征在于，包括：多个如本发明所述的l型晶体管，所有的所述l型晶体管形成在同一半导体衬底上并沿第一方向和第二方向按单元行、单元列排列成阵列；每个所述单元行上的所有所述l型晶体管的栅极连为一体而作为所述半导体存储器的一条字线；每个所述单元列上的所有所述l型晶体管的埋入式导线连为一体而作为所述半导体存储器的一条位线。
本发明还提供一种半导体存储器的制备方法，其特征在于，包括：采用本发明所述的l型晶体管的制备方法制备多个l型晶体管，且所有的所述l型晶体管形成在同一半导体衬底上并沿第一方向和第二方向按单元行、单元列排列成阵列，每个所述单元行上的所有所述l型晶体管的栅极连为一体而作为所述半导体存储器的一条字线；每个所述单元列上的所有所述l型晶体管的埋入式导线连为一体而作为所述半导体存储器的一条位线。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的l型晶体管，具有沿第二方向延伸的l型鳍片，第一源/漏区形成在所述l型鳍片的竖直鳍片部中，第二源/漏区形成在所述l型鳍片的水平直鳍片部中，栅极设置在所述水平直鳍片部上并沿所述第一方向延伸，由此使得所述第一源/漏区与第二源/漏区之间形成一个垂直l型沟道，相对于平面晶体管，垂直l型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；同时，本发明的l型晶体管的第二源/漏区位于底部，可以通过埋设在所述l型鳍片侧壁外的埋入式导线引出，避免了直接在从晶体管表面引出，由此可以使晶体管外围的隔离更加容易形成，避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。
2、本发明的l型晶体管的制备方法，分别沿第一方向和第二方向分别刻蚀半导体衬底，形成l型鳍片、第一沟槽和第二沟槽，且形成沿着第二方向延伸的埋入式导线于所述第二沟槽中，形成栅极于所述水平鳍片部上，形成第一源/漏区于所述竖直鳍片部的顶端部中以及形成第二源/漏区于所述水平鳍片部中，由此形成了l型晶体管，工艺简单，并且可以通过所述第一沟槽和第二沟槽实现l型晶体管与相邻器件之间的隔离，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。
3、本发明的半导体存储器包括呈阵列排布的多个本发明的l型晶体管，由于各个l型晶体管的第二源/漏区位于均晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积小于8f2(例如为4f2，f为用于制造所采用光刻过程的最小结构宽度)的密堆积存储阵列，提高器件集成度。
4、本发明的半导体存储器的制备方法，由于采用本发明的l型晶体管的制备方法制备出呈阵列排布的多个l型晶体管，工艺简化，相邻存储单元之间以及存储阵列与外围电路之间可以通过第一沟槽和第二沟槽实现隔离，使得器件隔离更容易形成，制得的半导体存储器的性能和使用寿命更高。
附图说明
图1是本发明具体实施例的l型晶体管的立体结构示意图。
图2a是沿图1中的xx’线的剖面结构示意图。
图2b是沿图1中的mm’线的剖面结构示意图。
图2c是沿图1中的yy’线的剖面结构示意图。
图2d是沿图1中的nn’线的剖面结构示意图。
图3是本发明具体实施例的l型晶体管的制备方法的流程图。
图4a至图4d是图3所示的l型晶体管的制备方法中的器件俯视结构示意图。
图5a至图5d分别对应图4a至图4d中的xx’线处的剖面结构示意图。
图6a至图6d分别对应图4a至图4d中的mm’线处的剖面结构示意图。
图7a至图7d分别对应图4a至图4d中的yy’线处的剖面结构示意图。
图8a至图8d分别对应图4a至图4d中的nn’线处的剖面结构示意图。
图9为图3所示的l型晶体管的制备方法中的器件立体结构意图。
其中，附图标记如下：
100-半导体衬底；
1001-初始垂直鳍片；
101-l型鳍片；
1011-l型鳍片的水平鳍片部；
1012-l型鳍片的竖直鳍片部；
101a-第一源/漏区；
101b-第二源/漏区；
102-沿第一方向延伸的第一沟槽；
103-沿第二方向延伸的第二沟槽；
104-沿第一方向延伸的栅极沟槽；
105-第一介质层；
106-埋入式导线；
107-导电接触结构；
108-第二介质层；
109-栅介质层；
110-栅极、字线；
111-栅极隔离层。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的技术方案作详细的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。当l型晶体管为半导体存储器的存储单元中的晶体管时，所述第一方向即半导体存储器的字线方向/行方向，所述第二方向即半导体存储器的位线方向/列方向。
图1是本发明一实施例的l型晶体管的立体结构示意图；图2a是沿图1中的xx’线的剖面结构示意图；图2b是沿图1中的mm’线的剖面结构示意图；图2c是沿图1中的yy’线的剖面结构示意图；图2d是沿图1中的nn’线的剖面结构示意图。其中，图1中为了清晰明了地显示l型晶体管中的栅极、第二栅极、第二源/漏区、埋入式导线以及导电接触结构等被掩埋在内的结构，省略了栅介质层、第二介质层等膜层结构，以将栅极、第二栅极、第二源/漏区、埋入式导线以及导电接触结构等显示在外，而图2a至图2d中的剖面结构中显示出了省略的栅介质层、第二介质层等膜层结构。
请参考图1以及图2a至图2d，本发明一实施例提供一种l型晶体管，包括具有l型鳍片101的半导体衬底100、埋入式导线106、导电接触结构107和栅极110。
其中，所述半导体衬底100的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，soi)、体硅(bulksilicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述l型鳍片101包括沿第二方向延伸的水平鳍片部1011以及竖直设置在所述水平鳍片部1011的一端上的竖直鳍片部1012，所述竖直鳍片部1012的底端部和所述水平鳍片部1011的一端连接为一体，所述水平鳍片1011远离所述竖直鳍片部1012的一端中形成有第二源/漏区101b，所述竖直鳍片部1012的顶端部中形成有第一源/漏区101a。第一源/漏区101a和第二源/漏区101b可以通过源漏离子注入工艺形成。此外，根据不同导电类型的晶体管结构，所述第一源/漏区101a、第二源/漏区101b中掺杂相应导电类型的离子，例如所述晶体管结构为n型晶体管时，则所述第一源/漏区101a、第二源/漏区101b中的掺杂离子为n型掺杂离子，所述n型掺杂离子例如为磷(p)离子、砷(as)离子、锑(sb)离子；所述晶体管结构为p型晶体管时，则所述第一源/漏区101a、第二源/漏区101b中的掺杂离子为p型掺杂离子，所述p型掺杂离子例如为硼(b)离子、氟化硼(bf2+)离子、镓(ga)离子、铟(in)离子。本实施例中，第一源/漏区101a可以是源区，第二源/漏区101b可以漏区。
所述半导体衬底100还具有沿所述第一方向延伸的第一沟槽102和沿所述第二方向延伸的第二沟槽103，所述第一沟槽102的底部延伸至所述水平鳍片部1011的侧壁，并使所述l型鳍片沿所述第一方向延伸的侧壁(即竖直鳍片部1012和水平鳍片部1011沿第一方向的侧壁)暴露在所述第一沟槽102中。所述第二沟槽103沿所述第二方向延伸并暴露出所述l型鳍片101沿所述第二方向延伸的侧壁(即暴露出竖直鳍片部1012和水平鳍片部1011沿第二方向的侧壁)，所述第一沟槽102沿着第一方向的端部延伸至所述第二沟槽103，以使所述第一沟槽102和所述第二沟槽103在所述第二沟槽103的侧壁上连通，所述第一沟槽102和所述第二沟槽103的深度相同。当有沿第二方向上连续多个l型晶体管形成时，沿第二方向上相邻的两个l型晶体管之间的第一沟槽102就是这两个l型晶体管之间的隔离沟槽，这个第一沟槽102可以暴露出其所属的l型晶体管的竖直鳍片部1012的侧壁且底部延伸至另一个l型晶体管的水平鳍片部1011远离其竖直鳍片部1012的一端，并使所述另一个l型晶体管的水平鳍片部1011远离所述竖直鳍片部1012的一端的侧壁(沿所述第一方向延伸的侧壁)暴露在该第一沟槽102中。
本实施例中，所述l型晶体管的栅极110位于所述水平鳍片部1011靠近竖直鳍片部1012的一端上并沿所述第一方向延伸(即可以与第二源/漏区101b仅有部分区域重叠)。栅极110用于控制所述第一源/漏区101a和所述第二源/漏区101b之间的电流流通。
所述埋入式导线106埋设在所述第二沟槽103中并沿着第二方向延伸，所述栅极110沿第一方向延伸至所述第二沟槽103中并跨设在所述埋入式导线106上方，所述埋入式导线106可以通过导电接触结构107与第二源/漏区101b电连接，且所述埋入式导线106和所述导电接触结构107的顶表面齐平并低于水平鳍片部1011的顶表面，第二介质层108填充在所述第二沟槽103中，并覆盖在所述埋入式导线106和所述导电接触结构107的顶表面上，且第二介质层108的顶表面与水平鳍片部1011的顶表面齐平，可以为栅极110的形成提供平坦的槽底表面，以使得所述栅极110在水平鳍片部1011上延伸的部分以及跨设在所述埋入式导线106上方的部分等高等底设置。所述水平鳍片1011上方区域相对所述竖直鳍片部1012形成栅极沟槽104，所述l型鳍片101实质上是通过第二沟槽103、第一沟槽102以及所述栅极沟槽104定义而成，如图4b和图5b所示。
埋入式导线106可以呈直线型，填充于所述第二沟槽103的第一介质层105上，并沿所述第二方向延伸至整个所述第二沟槽103的长度，所述埋入式导线106通过所述第二沟槽103中的第一介质层105与所述第二沟槽103底部的半导体衬底100隔离，并通过导电接触结构107与所述第二源/漏区101b电连接。其中，所述埋入式导线106和所述导电接触结构107的顶表面齐平且均低于所述第二源/漏区101b的顶表面。即导电接触结构107用于实现所述埋入式导线106和所述第二源/漏区101b电连接，所述导电接触结构107位于所述第二沟槽103中且位于所述第二源/漏区101b和所述埋入式导线106之间，所述导电接触结构107的一侧壁与所述第二源/漏区101b的侧壁表面接触，所述导电接触结构107的另一侧壁与所述埋入式导线106的侧壁表面接触，所述导电接触结构107的底表面与所述第二沟槽103底部的半导体衬底100表面之间通过第一介质层105隔离。
此外，所述埋入式导线106可以采用蒸镀、电镀、化学气相沉积、原子层沉积等工艺形成，可以是单层结构，也可以是叠加结构，所述叠层结构例如包含两层：金属底层以及多晶硅顶层，所述金属底层可包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种，但不限于此；所述多晶硅顶层可为重掺杂多晶硅层，例如n型掺杂多晶硅层，或者与多晶硅反应形成的金属硅化物层。所述第一介质层105和第二介质层108的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。导电接触结构107的材质可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种。
所述栅极110和所述l型鳍片101(包括竖直鳍片部1012和水平鳍片部1011)之间还形成有栅介质层109，栅介质层109用于实现所述栅极110和所述l型鳍片101之间的隔离。所述栅极110的顶表面均低于所述竖直鳍片部1011的顶表面，且所述栅极110的侧壁在高度上与第一源/漏区101a只有部分空间重叠，为了避免第一源/漏区101a与所述栅极110之间的漏电，在所述栅极110上覆盖栅极隔离层111，即所述栅极110被栅极隔离层111覆盖掩埋。优选地，所述栅极隔离层111的顶表面和竖直鳍片部1012的顶表面齐平，即所述栅极隔离层111暴露出所述竖直鳍片部1012的顶表面，为后续工艺提供平坦的操作平台。其中，所述栅介质层109可以采用热氧化(干氧或湿氧)工艺形成，所述栅极110对应的栅极膜层可以采用物理气相沉积或化学气相沉积形成，采用的栅极材料可以是多晶硅材料，也可以是金属栅极材料，所述栅极110的材质为多晶硅栅极材料时，所述栅介质层109的材质可以为二氧化硅；当所述栅极110的材料为金属栅极材料时，所述栅介质层109的材质可以为介电常数k大于7的高k介质，且所述栅极110为叠层结构，所述叠层结构包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(tin等)、功函数层(tial、tin等)以及金属电极层(例如是钨w等金属)。所述栅极隔离层111可以采用化学气相沉积、原子层沉积等工艺形成，所述栅极隔离层111的材料包括但不限于氧化硅、氮化硅和氮氧化硅。
本实施例的l型晶体管，在第一源/漏区101a至底部的第二源/漏区101b的电流流通方向上可形成l型垂直导电沟道，相对于平面晶体管，垂直l型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区101a和第二源/漏区101b之间的半导体柱(即鳍片)的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。如此一来，随着器件尺寸的缩减，即使第一源/漏区101a和第二源/漏区101b之间的绝对距离缩减，然而，由于所形成的导电沟道为l型垂直导电沟道，从而仍可有效改善晶体管的短沟道效应。而且，本发明的l型晶体管的第二源/漏区101b位于底部，可以通过埋设在所述l型鳍片沿第二方向延伸的侧壁外的埋入式导线引出，避免了直接在从晶体管表面引出，由此可以使晶体管外围的隔离更加容易形成，避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。本发明的l型晶体管特别适用于更高存储密度的动态随机存储器等半导体存储器。
下面将以动态随机存储器等半导体存储器中形成多个本发明的l型晶体管的工艺为例，并结合图3、图4a至图4d、图5a至图5d、图6a至图6d、图7a至图7d以及图8a至图8d以及图9，来详细说明本发明的l型晶体管的制备方法。其中的第一方向即字线方向/行方向，第二方向即位线方向/列方向。且应当认识到，图4a至图4d中示出的仅仅是制造呈两行两列阵列排布的l型晶体管过程中对应的俯视结构示意图，图9中示出的仅仅是制造出的一行两列排布的l型晶体管的立体结构示意图，在需要的阵列更大时，可以以一个晶体管为重复单元，在图4a至图4d以及图9中进行向上、下、左、右至少一个方向重复性扩展，对应的图5a至图5d、图6a至图6d、图7a至图7d以及图8a至图8d，可以以一个晶体管区域为重复单元向左、右进行重复扩展。
请参考图3，本发明一实施例提供一种l型晶体管的制备方法，包括以下步骤：
s1，提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成l型鳍片、第一沟槽和第二沟槽，所述l型鳍片包括沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的一端上的竖直鳍片部，且所述竖直鳍片部的底端部和所述水平鳍片部的一端连接，所述第二沟槽沿所述第二方向延伸并暴露出所述l型鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿所述第一方向延伸并暴露出所述l型鳍片沿所述第一方向延伸的侧壁；
s2，形成第二源/漏区于所述水平鳍片部中，并形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸并与所述第二源/漏区电连接；
s3，形成栅极于所述水平鳍片部上，并形成第一源/漏区于所述竖直鳍片部的顶端部中，所述栅极沿所述第一方向延伸。
图4a为本发明一实施例中的l型晶体管的制备方法在执行步骤s1过程中的俯视结构示意图，图5a是沿图4a中的xx’线的剖面结构示意图；图6a是沿图4a中的mm’线的剖面结构示意图；图7a是沿图4a中的yy’线的剖面结构示意图；图8a是沿图4a中nn’线的剖面结构示意图。
请参考图4a、图5a、图6a、图7a以及图8a，在步骤s1中，首先，提供一表面平坦的半导体衬底100，半导体衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆。所述半导体衬底100例如绝缘体上硅(silicon-on-insulator，soi)基底、体硅(bulksilicon)基底、锗基底、锗硅基底、磷化铟(inp)基底、砷化镓(gaas)基底或者绝缘体上锗基底等；然后，分别沿相互垂直的第一方向和第二方向刻蚀所述半导体衬底100，以在所述半导体衬底100中形成多个l型鳍片101、多条沿第一方向延伸的第一沟槽102和多条沿第二方向延伸的第二沟槽103，其中每个l型鳍片101沿第二方向延伸，每个所述第二沟槽103暴露出沿第二方向上相邻排列的多个所述l型鳍片101沿第二方向延伸的侧壁，两条相邻的所述第一沟槽102暴露出所夹的所述l型鳍片101沿第一方向延伸的两侧壁，第一沟槽102和第二沟槽103的深度相同。具体过程如下：
步骤一、在所述半导体衬底100上形成用于定义出多条平行的沿第二方向延伸的第二沟槽103和多条平行的沿第一方向延伸的第一沟槽102的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护包括各个l型鳍片101对应的半导体衬底100区域而覆盖暴露出各条第一沟槽102和各条第二沟槽103对应的半导体衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层(未图示)的层叠结构。更具体地，可以先采用沉积工艺等在半导体衬底100上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出半导体衬底100上要形成第一沟槽102和第二沟槽103的区域，且暴露的部分可以具有沿第二方向并排布置的线形以及沿第一方向并排布置的线形；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。
步骤二、通过利用所述第一硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100，以形成多条深度相同且沿第一方向延伸的第一沟槽102以及多条深度相同且沿第二方向延伸的第二沟槽103，第一沟槽102和第二沟槽103在相交处连通，第一沟槽102用于实现相邻的l型晶体管之间的隔离，第二沟槽103用于制作埋入式导线(即半导体存储器的位线)，两条相邻的第一沟槽102和两条相邻的第二沟槽103之间的半导体衬底100即形成了l型晶体管对应的初始垂直鳍片1001。第一沟槽102沿着第一方向的端部延伸至所述第二沟槽103，以使所述第一沟槽102和所述第二沟槽103在所述第二沟槽103的侧壁上连通。
步骤三、可以在整个结构之上形成牺牲层以填满所述第一沟槽102和第二沟槽103，所述牺牲层的材质不同于半导体衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。
步骤四、可以在剩余的牺牲层和半导体衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的栅极沟槽104，使得所述第二硬掩模图案可以暴露出第一沟槽102一侧的初始垂直鳍片1001的部分区域而覆盖保护初始垂直鳍片1001其他的区域以及牺牲层，第二硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。
步骤五、通过利用所述第二硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀暴露出的初始垂直鳍片1001，刻蚀深度小于第一沟槽102，以形成连通所述第一沟槽102的栅极沟槽104以及l型鳍片101，所述l型鳍片101包括沿第二方向延伸的水平鳍片部1011以及竖直设置在所述水平鳍片部1011一端上的竖直鳍片部1012，且所述竖直鳍片部1012的底端部和所述水平鳍片部1011的一端连接，水平鳍片部1011位于所述栅极沟槽104底部，所述第二沟槽103暴露出所述l型鳍片101沿所述第二方向延伸的侧壁，栅极沟槽104沿着第一方向的端部延伸至所述第二沟槽103，以使所述栅极沟槽104和所述第二沟槽103在所述第二沟槽103的侧壁上连通。与所述栅极沟槽104侧壁连通的所述第一沟槽102暴露出所述水平鳍片部1011远离竖直鳍片部1012一端的沿所述第一方向延伸的侧壁，且栅极沟槽104与所述第一沟槽102连通而暴露出所述l型鳍片101的上表面，而所述l型鳍片101背向所述栅极沟槽104的一侧还有另一条第一沟槽102以用于实现所述l型鳍片101与相邻的l型鳍片101之间的隔离。
步骤六、可以去除第二硬掩模图案以及牺牲层，以暴露出所述l型鳍片101的表面。去除牺牲层的工艺可以是湿法腐蚀工艺，去除第二硬掩模图案的工艺可以是化学机械平坦化工艺或湿法腐蚀工艺。
需要说明的是，上述步骤中先形成第一沟槽102和第二沟槽103再形成栅极沟槽104和l型鳍片101，但本发明的技术方案并不仅仅限定于此，还可以先在半导体衬底100中刻蚀出栅极沟槽104，再进一步刻蚀出第一沟槽102和第二沟槽103，具体方法与上述类似，在此不再赘述。图4a中所示的第一方向和第二方向不垂直，而是呈5度～85度的夹角，由此形成的初始鳍片1001呈平行四边形，且呈孤岛状分布，且第二方向与半导体衬底100的从左至右的水平线方向垂直，能够更有效地利用有源区面积，使得晶体管单元面积更小，例如最小可以做到4f2，可以为后续竖直鳍片部1012端连接电容时能够匹配电容的六方密排结构，有利于制作更高存储密度的存储器。在本发明的其他实施例中，图4a和图4b中所示的第一方向和第二方向也可以是垂直的，由此形成的初始鳍片1001呈矩形的孤岛状分布。
图4b是本发明一实施例中的l型晶体管的制备方法在执行步骤s2过程中的俯视结构示意图，图5b是沿图4b中的xx’线的剖面结构示意图；；图6b是沿图4b中的mm’线的剖面结构示意图；图7b是沿图4b中的yy’线的剖面结构示意图；图8b是沿图4b中的nn’线的剖面结构示意图。
请参考图4b、图5b、图6b、图7b、图8b，在步骤s2中，形成第二源/漏区101b于所述水平鳍片部1011中，并形成埋入式导线106于所述第二沟槽103中，所述埋入式导线106沿着第二方向延伸并与所述第二源/漏区101b电连接，具体过程如下：
步骤一，可以采用化学气相沉积(cvd)工艺或原子层沉积工艺，在具有l型鳍片101、第一沟槽102和第二沟槽103的整个半导体衬底100结构之上沉积第一介质层105，并进一步执行回刻蚀工艺，去除第一沟槽102和第二沟槽103以外区域上的多余第一介质层105，且第一介质层105在第一沟槽102和第二沟槽103底部上的剩余厚度能够使得后续形成的埋入式导线106的底面高度至少到达第二源/漏区101b的底面高度，以保证埋入式导线106与第二源/漏区101b电连接，且保证埋入式导线106与第二源/漏区101b下方的水平鳍片部1011以及半导体衬底100之间隔离。所述第一介质层105的材质只要相对半导体衬底100有较高的刻蚀选择比即可，例如为氧化硅、氮化硅或氮氧化硅等。
步骤二，可以采用化学气相沉积(cvd)或旋转涂布介电层(sod)等工艺，在具有第一介质层105的整个半导体衬底100结构之上沉积第一牺牲层(未图示)，以填满所述第一沟槽102、第二沟槽103和栅极沟槽104，所述第一牺牲层的材质不同于半导体衬底100和第一介质层105，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等。
步骤三，利用掩膜、光刻、刻蚀等工艺去除栅极沟槽104对应第二源/漏区的区域中第一牺牲层，以暴露出水平鳍片部1011用于形成第二源/漏区的区域，并采用源漏离子注入工艺对水平鳍片部1011暴露的顶部进行漏极离子掺杂，以形成位于水平鳍片部1011远离所述竖直鳍片部1012的一端中的第二源/漏区101b，即此时第二源/漏区101b的顶表面即水平鳍片部1011的顶表面。此外，根据不同导电类型的晶体管结构，所述第二源/漏区101b中掺杂相应导电类型的离子，例如所述晶体管结构为n型晶体管时，则所述第二源/漏区101b中的掺杂离子为n型掺杂离子，所述n型掺杂离子例如为磷(p)离子、砷(as)离子、锑(sb)离子；所述晶体管结构为p型晶体管时，则所述第二源/漏区101b中的掺杂离子为p型掺杂离子，所述p型掺杂离子例如为硼(b)离子、氟化硼(bf2+)离子、镓(ga)离子、铟(in)离子。
步骤四、可以采用或化学气相沉积(cvd)或旋转涂布介电层(sod)等工艺，在具有第二源/漏区101b的整个半导体衬底100结构之上沉积第二牺牲层(未图示)，以填满被暴露出的所述栅极沟槽104，并可以进一步采用化学机械抛光工艺对第二牺牲层顶部进行平坦化，以使得第二牺牲层和竖直鳍片部1011的顶表面齐平，所述第二牺牲层的材质不同于半导体衬底100和第一介质层105，可以与第一牺牲层的材质相同，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等。
步骤五、通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽103中用于制造导电接触结构107的接触孔(未图示)，所述接触孔暴露出第二源/漏区101b面向所述第二沟槽103的部分侧壁，其中，当第一介质层105的顶表面高于水平鳍片部1011的顶表面时，所述接触孔还向第一介质层105中延伸一定深度，以使得所述接触孔的底表面介于所述水平鳍片部1011的顶表面和所述第二源/漏区101b的底表面之间，并通过电镀、溅射或化学气相沉积等工艺填充导电金属材料等于所述接触孔中，以形成填充于所述接触孔中的导电接触结构107。
步骤六、再通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽103中用于制造埋入式导线106的导电沟槽(未图示)，所述导电沟槽的深度可以与所述导电接触结构107的底表面的深度(即接触孔的深度)相同，也可以略深于所述导电接触结构107的底表面的深度(即接触孔的深度)，还可以略浅于所述导电接触结构107的底表面的深度(即接触孔的深度)，所述导电沟槽的长度延伸至整个第二沟槽103，且所述导电沟槽的一侧暴露出所述导电接触结构107背向所述第二源/漏区101b的侧壁，所述导电沟槽的另一侧未暴露出所述竖直鳍片部1012面向所述第二沟槽103的侧壁，即此时导电沟槽和所述导电接触结构107所在的接触孔连通；通过电镀、溅射或化学气相沉积等工艺填导电金属材料等于所述导电沟槽中，以形成填充于所述导电沟槽中的埋入式导线106。埋入式导线106和导电接触结构107优选为叠层结构，所述叠层结构可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种。
步骤七，进一步回刻蚀所述埋入式导线106和导电接触结构107，以使得所述埋入式导线106和导电接触结构107的顶表面低于第二源/漏区101b的顶表面(即不高于所述水平鳍片部1011的顶表面)，同时还可以去除形成埋入式导线106和导电接触结构107时在其他位置沉积的多余导电金属材料等，并采用化学气相沉积(cvd)或原子层沉积等工艺，在埋入式导线106和导电接触结构107上沉积第二介质层108，第二介质层108的材质只要相对半导体衬底100、埋入式导线106以及导电接触结构107有较高的刻蚀选择比即可，例如为氧化硅、氮化硅、氮化硅、无定形碳、有机介电材料(odl)以及低k介质(介电常数k小于4)等；回刻蚀第二介质层108，以使得所述第二介质层108的顶表面与所述水平鳍片部1011的顶表面齐平，以将埋入式导线106和导电接触结构107掩埋在内，并为后续栅极110的形成提供平坦的工艺表面。
步骤八、去除所述第二牺牲层和第一牺牲层，以重新暴露出第一介质层105上方的第一沟槽102、栅极沟槽104以及具有埋入式导线106和导电接触结构107的第二沟槽103。
应当可以认识到，本发明中形成所述埋入式导线106的技术方案并不仅仅限定于此，只要能够所述埋入式导线106能与所述第二源/漏区101b电连接，并与所述l型鳍片101的其他部分隔离即可。
图4c和图4d为本发明一实施例中的l型晶体管的制备方法在执行步骤s3时的俯视结构示意图，图5c为在执行步骤s3过程中沿图4c中的xx’线的剖面结构示意图；图5d为在执行步骤s3过程中沿图4d中的xx’线的剖面结构示意图；图6c为在执行步骤s3过程中沿图4c中的mm’线的剖面结构示意图；图6d为在执行步骤s3过程中沿图4d中的mm’线的剖面结构示意图；图7c为在执行步骤s3过程中沿图4c中的mm’线的剖面结构示意图；图7d为在执行步骤s3过程中沿图4d中的mm’线的剖面结构示意图；图8c为在执行步骤s3过程中沿图4c中的yy’线的剖面结构示意图；图8d为在执行步骤s3过程中沿图4d中的nn’线的剖面结构示意图。
请参考图4c和图4d、图5c和图5d、图6c和图6d、图7c和图7d、图8c和图8d，在步骤s3中形成栅介质层109、栅极110、第一源/漏区101a以及栅极隔离层111，具体过程包括：
步骤一、可以采用化学气相沉积(cvd)或旋转涂布介电层(sod)等工艺，在具有埋入式导线106和第二介质层108的整个半导体衬底100结构之上沉积第三牺牲层(未图示)，以填满暴露出的第一沟槽102、第二沟槽103以及栅极沟槽104，并可以进一步采用化学机械抛光工艺对第二牺牲层顶部进行平坦化，以使得第二牺牲层和竖直鳍片部1011的顶表面齐平，所述第三牺牲层的材质不同于半导体衬底100和第一介质层105，可以与第一牺牲层和第二牺牲层的材质相同，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等。
步骤二、通过掩膜、光刻、刻蚀等一系列工艺重新打开所述栅极沟槽104用于形成栅极的区域，即形成栅极填充沟槽(未图示)，所述栅极填充沟槽沿第一方向延伸并穿过第二沟槽103，所述栅极填充沟槽的一侧暴露出所述竖直鳍片部1012面向所述栅极沟槽104的侧壁，所述栅极填充沟槽的底部暴露出所述第二源/漏区101b的顶表面，可以采用热氧化(湿氧化或者干氧化)工艺或原位蒸汽产生工艺(issg)等，在所述栅极填充沟槽的侧壁和底面上形成栅介质层109，此外，当后续形成的栅极110为金属栅极时，可以采用化学气相沉积或原子层沉积灯光工艺沉积高k介质(k大于7)来形成栅介质层109。
步骤三、通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层109的表面上沉积栅极材料，直至填满所述栅极填充沟槽，以形成栅极110，所述栅极110可以是单层结构，也可以是叠层结构，其材料可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(tin等)、功函数层(tial、tin等)以及金属电极层(例如是钨w等金属)。
步骤四、去除所述第三牺牲层，并采用化学气相沉积等工艺，沉积栅极隔离层111，直至填满所述第一沟槽102和第二沟槽103以及栅极沟槽104，栅极隔离层111的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺平坦化所述栅极隔离层111的顶面至竖直鳍片部1011的顶面，此时所述栅极隔离层111覆盖所述栅极110上并填满所述第一沟槽102和所述第二沟槽103以及水平鳍片部1011上方的栅极沟槽104，将栅极110埋设于栅极沟槽104中，即在水平鳍片部1011上形成埋入式的栅极110(即半导体存储器的一条字线)。
步骤五、采用源漏离子注入工艺对竖直鳍片部1012的顶端部进行源极离子掺杂，以形成位于竖直鳍片部1012的顶端部中的第一源/漏区101a，即此时第一源/漏区101a的顶表面即竖直鳍片部1012的顶表面。此外，所述第一源/漏区101a中掺杂与第二源/漏区101b相同导电类型的离子。
由本发明的l型晶体管的制备方法制得的l型晶体管的立体结构可以参考图9所示。
需要说明的是，上述各实施例中，均以形成埋入式位线106之前形成第二源/漏区101b以及形成栅极110之后形成第一源/漏区101a为例进行说明，但本发明的技术方案并不仅仅限定于此，在本发明的一实施例中，还可以在形成所述埋入式导线106之前，先形成第二源/漏区101b于所述水平鳍片部1011中，同时形成第一源/漏区101a于所述竖直鳍片部1012的顶端部中。在本发明的另一实施例中，还可以在形成所述栅极110之后，以所述栅极110为掩膜，形成第一源/漏区101a于所述竖直鳍片部1012的顶端部中，同时形成第二源/漏区101b于所述水平鳍片部1011中，由此使得所述埋入式导线106与所述第二源/漏区101b电连接。这些实施例中的埋入式位线106和第一源/漏区101a和第二源/漏区101b的具体形成工艺与上述实施例中类似，在此不再赘述。
综上所述，本发明的l型晶体管的制备方法，首先，分别沿第一方向和第二方向分别刻蚀半导体衬底，形成l型鳍片、第一沟槽和第二沟槽；接着，形成沿着第二方向延伸的埋入式导线于所述第二沟槽中，形成栅极于所述水平鳍片部上，形成第一源/漏区于所述竖直鳍片部中以及形成第二源/漏区于所述水平鳍片部中，由此形成了l型晶体管，工艺简单，且可以通过所述第一沟槽和第二沟槽实现l型晶体管与相邻器件之间的隔离，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。
请继续参考图9、图4a至4d、图5a至图5d、图6a至图6d、图7a至图7d以及图8a至图8d，本发明一实施例还提供一种半导体存储器，包括多个本发明所述的l型晶体管，这些l型晶体管形成在同一半导体衬底100上并沿第一方向和第二方向按单元行、单元列排列成阵列，每个l型晶体管连接相应的存储电容器后即可形成存储单元和存储阵列，且每个所述单元行上的所有l型晶体管的栅极沟槽104连为一体(即沿行方向连通为一体)，使得所述单元行上的所有l型晶体管的栅极110连为一体而作为所述半导体存储器的一条字线(wl)，每个所述单元列上的所有l型晶体管的埋入式导线106的连为一体而作为所述半导体存储器的一条位线(bl)。
所述半导体衬底100中还具有沿着所述第二方向延伸的第二沟槽103，所述第二沟槽103暴露出所述单元列上的所有所述l型晶体管的l型鳍片101沿所述第二方向延伸的侧壁，所述位线(即埋入式导线106)形成在所述第二沟槽103中，所述单元列上的所有所述l型晶体管的所述第二源/漏区101b暴露于所述第二沟槽103中并电连接至所述位线。所述第一沟槽102沿着第一方向延伸并穿过至所述第二沟槽103，所述单元列上的所有所述l型晶体管的l型鳍片101的栅极沟槽104沿着第一方向延伸并穿过所述第二沟槽103，且所述第一沟槽102和所述栅极沟槽104均和所述第二沟槽103在所述第二沟槽103的侧壁上连通，使所述字线(即栅极)110跨设在位线(即埋入式导线106)上。也就是说，沿第一方向延伸的多个第一沟槽102和沿第二方向延伸的第二沟槽103相互交叉，可以定义出各个存储单元的位置以及定义出本发明的半导体存储器的存储阵列。
本发明的半导体存储器，由于采用本发明的l型晶体管来形成存储阵列，在占用相同衬底面积前提下，增加有效沟道长度，克服短沟道效应，且位线埋设在底部，需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下减小存储单元面积，因此可以实现存储单元面积小于8f2(例如4f2)的密堆积存储阵列，提高器件集成度。
请继续参考图3以及图4a至图4d、图5a至图5d、图6a至图6d、图7a至7d、图8a至图8d以及图9，本发明还提供一种半导体存储器的制备方法，采用本发明所述的l型晶体管的制备方法制备多个l型晶体管，且所有的所述l型晶体管形成在同一半导体衬底100上并沿第一方向和第二方向按单元行、单元列排列成阵列，每个所述单元行上的所有所述l型晶体管的栅极110连为一体而作为所述半导体存储器的一条字线；每个所述单元列上的所有所述l型晶体管的埋入式导线106连为一体而作为所述半导体存储器的一条位线。具体的制备过程可以参考上文的l型晶体管的制备方法，在此不再赘述。
本发明的半导体存储器的制备方法，采用本发明的l型晶体管的制备方法制备多个l型晶体管，工艺简化，实现了单元面积小于8f2(例如4f2)的密堆积存储阵列，提高器件集成度。而且，相邻两行存储单元可以通过所述第一沟槽实现隔离，相邻两列存储单元可以通过第二沟槽实现隔离，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。此外可以形成埋入式的位线，无需直接在从存储阵列表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下减小存储单元面积。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。