发明构思涉及半导体，更具体地，涉及三维半导体存储器件和检测其电故障的方法。
背景技术：
为了满足客户期望的半导体器件的高性能和低制造成本，半导体器件已经高度集成。因为半导体器件的集成是决定产品价格的重要因素，所以日益需要高度集成的半导体器件。典型的二维或平面半导体存储器件的集成主要由单位存储单元所占据的面积决定，使得它极大地受到用于形成精细图案的技术水平的影响。然而，增加图案精细度所需的极其昂贵的工艺设备对增加二维半导体存储器件的集成设定了实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
技术实现要素：
一些实施方式提供了能够确定是否发生电故障的三维半导体存储器件、以及检测该三维半导体存储器件的电故障的方法。
一些实施方式提供了能够针对单元阵列区和延伸区的每个容易地确定是否发生电故障的三维半导体存储器件、以及检测该三维半导体存储器件的电故障的方法。
一些实施方式提供了能够通过施加单元阵列区和延伸区的阈值电压之间的辨别电压而确定哪里发生泄漏电流的三维半导体存储器件、以及检测该三维半导体存储器件的电故障的方法。
根据示例性实施方式，一种三维半导体存储器件可以包括：衬底，其具有第一导电性并具有单元阵列区和延伸区，单元阵列区包括具有第一阈值电压的晶体管，延伸区包括具有不同于第一阈值电压的第二阈值电压的晶体管；在衬底上的堆叠结构，堆叠结构包括堆叠电极；电垂直沟道，其穿透单元阵列区上的堆叠结构；以及虚设垂直沟道，其穿透延伸区上的堆叠结构。衬底可以包括：袋状阱，其具有第一导电性并在其上提供有堆叠结构；以及深阱，其围绕袋状阱并具有与第一导电性相反的第二导电性。
根据示例性实施方式，一种三维半导体存储器件可以包括：半导体衬底，其具有第一导电性并具有延伸区和单元阵列区，延伸区包括具有第一阈值电压的晶体管，单元阵列区包括具有大于第一阈值电压的第二阈值电压的晶体管；堆叠结构，其包括堆叠在半导体衬底上的多个电极并在延伸区上具有阶梯结构；以及穿透堆叠结构的多个垂直沟道。所述多个垂直沟道可以包括在单元阵列区上的电垂直沟道、以及在延伸区上并穿透阶梯结构的虚设垂直沟道。半导体衬底可以包括：袋状阱，其具有第一导电性并连接到电垂直沟道和虚设垂直沟道；以及深阱，其围绕袋状阱并具有与第一导电性相反的第二导电性。
根据示例性实施方式，一种检测三维半导体存储器件的电故障的方法可以包括：向半导体衬底提供测试电压；当提供测试电压时，确定三维半导体存储器件具有泄漏电流；当确定三维半导体存储器件具有泄漏电流时，向半导体衬底提供小于测试电压的辨别电压；确定泄漏电流发生在延伸区还是单元阵列区中，所述三维半导体存储器件包括在具有延伸区和单元阵列区的半导体衬底上的堆叠结构，延伸区包括具有第一阈值电压的晶体管，单元阵列区包括具有大于第一阈值电压的第二阈值电压的晶体管。
其中当在提供辨别电压的同时发生泄漏电流时，确定泄漏电流发生在延伸区中，其中当在提供辨别电压的同时不发生泄漏电流时，确定泄漏电流发生在单元阵列区中。
附图说明
图1示出显示了根据示例性实施方式的三维半导体存储器件的俯视图。
图2a示出沿图1的线i-i截取的剖视图。
图2b示出沿图1的线ii-ii截取的剖视图。
图2c示出沿图1的线iii-iii截取的剖视图。
图2d示出显示了图2b的另外的示例的剖视图。
图3a示出图2a的部分a的放大剖视图。
图3b示出显示了图3a的另外的示例的剖视图。
图3c示出显示了图3a的另外的示例的剖视图。
图3d示出显示了图2a的部分b的放大剖视图。
图4a示出沿图1的线i-i截取的剖视图。
图4b示出沿图1的线ii-ii截取的剖视图。
图4c示出沿图1的线iii-iii截取的剖视图。
图5a示出显示了图4b的部分c的放大剖视图。
图5b示出显示了图4c的部分d的放大剖视图。
图6a、7a、8a、9a、10a、11a和12a示出沿图1的线i-i截取的剖视图，显示了根据示例性实施方式的制造三维半导体存储器件的方法。
图6b、7b、8b、9b、10b、11b和12b示出沿图1的线ii-ii截取的剖视图，显示了根据示例性实施方式的制造三维半导体存储器件的方法。
图6c、7c、8c、9c、10c、11c和12c示出沿图1的线iii-iii截取的剖视图，显示了根据示例性实施方式的制造三维半导体存储器件的方法。
图13是根据示例性实施方式的检测三维半导体存储器件的电故障的示例性方法的流程图。
具体实施方式
下文中将结合附图详细描述根据示例性实施方式的三维半导体存储器件和检测其电故障的方法。
图1示出根据示例性实施方式的三维半导体存储器件的俯视图。
参照图1，三维半导体存储器件1可以包括沿第一方向x延伸的多个堆叠结构st、沿第三方向z穿透每个堆叠结构st的多个垂直沟道(也被称为电垂直沟道)vc和虚设垂直沟道dvc、电连接到垂直沟道vc并沿第二方向y延伸的多个位线190、通过金属接触182电连接到堆叠结构st并沿第二方向y延伸的多个金属线192、以及在堆叠结构st之间沿第一方向x延伸并通过绝缘间隔物175与堆叠结构st电绝缘的多个公共源极插塞178。
第一方向x和第二方向y可以基本上彼此垂直，并且可以是沿下面将讨论的半导体衬底(见例如图2a的半导体衬底100)延伸的水平方向。第三方向z可以基本上垂直于第一方向x和第二方向y，并且可以是与半导体衬底100正交地延伸的垂直方向。
三维半导体存储器件1可以分为单元阵列区car和延伸区ext。垂直沟道vc可以提供在单元阵列区car上，虚设垂直沟道dvc可以提供在延伸区ext上。位线190可以沿第二方向y跨过单元阵列区car，金属线192可以沿第二方向y跨过延伸区ext。堆叠结构st和公共源极插塞178可以沿第一方向x跨过单元阵列区car和延伸区ext。
如图2a、2b和2c所示，垂直沟道vc和虚设垂直沟道dvc可以具有沿第三方向z垂直延伸的柱形状。或者，如图2d所示，垂直沟道vc可以具有u状的管形状。在这里讨论的示例中，虚设垂直沟道dvc可以具有柱形状。
图2a示出沿图1的线i-i截取的剖视图。图2b示出沿图1的线ii-ii截取的剖视图。图2c示出沿图1的线iii-iii截取的剖视图。图2d示出显示了图2b的另一示例的剖视图。
参照图2a、2b和2c，堆叠结构st可以提供在具有第一导电性(例如p型导电性)的半导体衬底100上。半导体衬底100可以包括具有第一导电性(例如p型导电性)的袋状阱104、以及围绕袋状阱104的具有第二导电性(例如n型导电性)的深阱102。袋状阱104和深阱102可以提供在整个单元阵列区car和延伸区ext上。
每个堆叠结构st可以包括沿第三方向z交替地且重复地堆叠的多个电极115和多个绝缘层120。堆叠结构st还可以包括在半导体衬底100与电极115中最下面的电极之间的绝缘缓冲层105。每个电极115可以部分地或完全地由第一绝缘层118围绕。绝缘层120中的至少一个最下面的绝缘层可以具有比绝缘层120中的其它绝缘层的厚度大的厚度，其中绝缘层120的厚度在第三方向z上测量。堆叠结构st可以在延伸区ext上具有阶梯结构130，并且阶梯结构130可以用提供在半导体衬底100上的绝缘平坦化层135覆盖。
最下面的电极115可以对应于地选择线的栅电极，并且最上面的电极115可以对应于串选择线的栅电极。最下面和最上面的电极115可以在其间提供有与字线的栅电极(或存储栅电极)对应的中间电极115。可选地，中间电极115中的至少一个可以对应于虚设字线的虚设栅电极。
公共源极插塞178可以电连接到提供在半导体衬底100中的公共源极168。公共源极168可以在彼此相邻的堆叠结构st之间提供于袋状阱104中。公共源极168可以具有第二导电性(例如n型导电性)。
半导体衬底100可以在其上提供有覆盖堆叠结构st和绝缘平坦化层135的层间电介质层137。层间电介质层137可以在其上提供有位线190，位线190通过穿透层间电介质层137的多个位线接触180电连接到垂直沟道vc。例如，每个垂直沟道vc可以在其顶端上提供有联接到多个位线接触180中的一个的垫148，从而将垂直沟道vc电连接到对应的位线190。虚设垂直沟道dvc可以在其顶端上提供有虚设垫158。虚设垂直沟道dvc可以用作支撑阶梯结构130的支撑件，防止堆叠结构st的倒塌。虚设垂直沟道dvc对于读取或写入操作不起作用。例如，虚设垂直沟道dvc可以不电连接到位线接触，因此不能连接到位线。
金属线192可以提供在层间电介质层137上，并且可以通过穿透层间电介质层137和绝缘平坦化层135的金属接触182电连接到电极115的对应端部。例如，对于每个金属线192，金属线192的底表面可以接触金属接触182的顶表面，并且金属接触182的底表面可以接触对应电极115的所述端部的顶表面。
参照图2d，单元阵列区car上的垂直沟道vc可以具有u状的管形状。例如，垂直沟道vc可以包括在堆叠结构st中沿第三方向z垂直延伸的两个垂直部分、以及在半导体衬底100的袋状阱104中沿第二方向y水平延伸的水平部分。堆叠结构st可以在其中提供有绝缘分隔层176，绝缘分隔层176在两个垂直部分之间沿第三方向z延伸，垂直于袋状阱104中的水平部分并且在袋状阱104中的水平部分上方。第二层间电介质层138还可以提供在层间电介质层137上，并且位线190可以提供在第二层间电介质层138上，以与垂直沟道vc的一端电连接。垂直沟道vc的相反端可以电连接到提供在层间电介质层137上的第一电极179。如下面结合图3a进一步讨论地，存储层144可以具有沿垂直沟道vc延伸的u形状，并且具有用绝缘填充层149填充的内部。层间电介质层137可以在其上提供有将位线190和位线接触180彼此电连接的金属图案174和第一金属接触177。
图3a示出图2a的部分a的放大剖视图。图3b示出图3a的另一示例。图3c示出显示了图3a的另一示例的剖视图。图3d示出显示了图2a的部分b的放大剖视图。
参照图3a，垂直沟道vc可以包括下沟道142、上沟道146和存储层144。下沟道142可以是或者可以包括从半导体衬底100的袋状阱104外延生长的柱形半导体层。下沟道142可以具有不突出超过最下面的绝缘层120的凸起的或平坦的顶表面142s。在一些实施方式中，下沟道142的顶表面142s可以在比最下面的绝缘层120的底表面高的高度处并且在比最下面的绝缘层120的顶表面低的高度处。栅极电介质层143可以提供在下沟道142的侧壁上。栅极电介质层143可以在与最下面的电极115相同的竖直高度范围处。下沟道142可以与最下面的电极115或选择栅电极组合，以构成地选择晶体管。
上沟道146可以接触下沟道142，并且可以具有u形状或拥有闭合底端的管形状。将理解，当一元件被称为“连接”或“联接”到另一元件、“与”另一元件“接触”或“在”另一元件“上”时，它可以直接连接或联接到所述另一元件、与所述另一元件接触或在所述另一元件上，或者可以存在居间元件。上沟道146可以具有用绝缘填充层149填充的内部。例如，上沟道146可以具有中空中央区域，该中空中央区域可以用绝缘填充层149填充。存储层144可以包括一个或更多个绝缘层。例如，存储层144可以包括与上沟道146相邻的隧道绝缘层144c、与电极115相邻的阻挡绝缘层144a、以及在隧道绝缘层144c与阻挡绝缘层144a之间的电荷存储层144b。第一绝缘层118可以用作例如存储层144的阻挡绝缘层144a的一部分。
下沟道142可以联接到单元阵列区car上的袋状阱104，从而将下沟道电连接到袋状阱104。根据一些实施方式，下沟道142和袋状阱104可以用作单元阵列区car上的地选择晶体管的沟道。最下面的电极115可以用作该地选择晶体管的栅电极，以控制公共源极168与上沟道146之间的电连接。单元阵列区car上的袋状阱104可以具有第一导电性(例如p型导电性)，并且下沟道142可以是本征的或者具有第一导电性(例如p型导电性)。此外，单元阵列区car上的下沟道142和袋状阱104可以掺杂以具有第二导电性(例如n型导电性)的杂质，例如硼(b)或含硼化合物(例如bh3)。或者，如图3b所示，单元阵列区car上的袋状阱104可以掺杂以具有第二导电性的杂质(例如b或bh3)。在图3b所示的实施方式中，下沟道142未掺杂以第二导电性杂质。不同的是，如图3c所示，仅下沟道142可以掺杂以第二导电性杂质(例如b或bh3)。在图3c所示的实施方式中，袋状阱104未掺杂以第二导电性杂质。因此，在图3a和3c的示例中，垂直沟道vc的一部分可以掺杂以具有第二导电类型(例如n型导电性)的杂质。图3a、3b和3c中的符号x可以表示掺杂以第二导电性杂质(例如b或bh3)的掺杂区。
参照图3d，虚设垂直沟道dvc可以与垂直沟道vc相同或相似地构造。例如，虚设垂直沟道dvc可以包括虚设下沟道152、虚设上沟道156和虚设存储层154。
虚设下沟道152可以是或者可以包括从半导体衬底100的袋状阱104外延生长的柱形半导体层。虚设下沟道152可以具有不突出超过最下面的绝缘层120的凸起的或平坦的顶表面152s。例如，虚设下沟道152的顶表面152s可以在比最下面的绝缘层120的底表面高的高度处并且在比最下面的绝缘层120的顶表面低的高度处。虚设栅极电介质层153可以提供在虚设下沟道152的侧壁上。虚设栅极电介质层153可以在与最下面的电极115相同的竖直高度范围处。虚设上沟道156可以接触虚设下沟道152，并且可以具有u形或拥有闭合底端的管形状。虚设上沟道156可以具有用虚设绝缘填充层159填充的内部。例如，虚设上沟道156可以具有中空中央区域，该中空中央区域可以用虚设绝缘填充层159填充。虚设存储层154可以包括一个或更多个绝缘层。例如，虚设存储层154可以包括与虚设上沟道156相邻的虚设隧道绝缘层154c、与电极115相邻的虚设阻挡绝缘层154a、以及在虚设隧道绝缘层154c与虚设阻挡绝缘层154a之间的虚设电荷存储层154b。第一绝缘层118可以用作例如虚设存储层154的虚设阻挡绝缘层154a的一部分。
根据一些实施方式，虚设下沟道152可以与最下面的电极115或选择栅电极组合，以构成虚设地选择晶体管。虚设下沟道152可以联接到延伸区ext上的袋状阱104，从而将虚设下沟道电连接到袋状阱104。虚设下沟道152和袋状阱104可以用作延伸区ext上的虚设地选择晶体管的沟道。延伸区ext上的袋状阱104可以具有第一导电性(例如p型导电性)，并且虚设下沟道152可以是本征的或者具有第一导电性(例如p型导电性)。此外，延伸区ext上的虚设下沟道152和袋状阱104可以不掺杂以具有第二导电性(例如n型导电性)的杂质，例如硼(b)或含硼化合物(例如bh3)。
如以上所讨论地，单元阵列区car上的下沟道142和袋状阱104中的一个或更多个可以掺杂以第二导电性杂质(例如b或bh3)。相反，延伸区ext上的虚设下沟道152和袋状阱104可以不掺杂以第二导电性杂质。这样，第二导电性杂质的不规则掺杂可以允许单元阵列区car和延伸区ext具有彼此不同的阈值电压。例如，最下面的电极115或地选择线可以在延伸区ext上具有第一阈值电压(例如约0v到约0.5v)并且在单元阵列区car上具有第二阈值电压(例如约3v)，其中第二阈值电压大于第一阈值电压。例如，单元阵列区car上的地选择晶体管可以具有第二阈值电压，并且延伸区ext上的虚设地选择晶体管可以具有不同于第二阈值电压的第一阈值电压。
单元阵列区car和延伸区ext的不同阈值电压可以用于确定单元阵列区car和延伸区ext中的哪一个引起电故障(例如泄漏电流)。
图13是检测三维半导体存储器件的电故障的方法的流程图。图13的方法可以由配置为执行一个或更多个过程的任何类型的电子设备(诸如例如计算设备)执行。这样的计算设备可以包括以下部件中的一种或更多种：配置为执行计算机程序指令以执行各种过程和方法的至少一个中央处理单元(cpu)、配置为访问并存储数据和信息以及计算机程序指令的随机存取存储器(ram)和只读存储器(rom)、配置为向计算设备提供输入和/或输出的i/o装置(例如键盘、鼠标、显示器等)、以及其中存储包含操作系统、应用程序和/或其它应用的文件以及数据文件的存储介质或其它合适类型的存储器。计算设备可以被配置为执行这里描述的功能，这些功能以硬件、软件、固件或其任何组合实现。如果以软件实现，则功能可以作为一个或更多个指令或代码存储在包括上述计算机可读介质(例如ram、rom、存储介质等)的计算机可读介质上。
在一些实施方式中，半导体衬底100可以被提供以测试电压(步骤1305)。例如，袋状阱104可以被供给高电压(例如3v)作为测试电压，并且该测试电压可以大于第一阈值电压和第二阈值电压的每个。如果当施加高电压时没有检测到泄漏电流(步骤1310，否)，则三维半导体存储器件1可以被确定为是电可操作的并且可以通过测试(步骤1335)。相反，如果当施加高电压时检测到泄漏电流(步骤1310，是)，则可以执行进一步的步骤以确定单元阵列区car和延伸区ext中的哪一个引起泄漏电流。
半导体衬底100可以被提供以辨别电压(步骤1315)。辨别电压可以小于所述高电压。例如，袋状阱104可以被供给在第一阈值电压与第二阈值电压之间的辨别电压(例如1v)。当施加辨别电压时不施加测试电压。当施加辨别电压时，单元阵列区car上的地选择晶体管可以变为电断开状态，而延伸区ext上的虚设地选择晶体管可以变为电导通状态。如果当施加辨别电压时检测到泄漏电流(步骤1320，是)，则可以确定泄漏电流源自处于电导通状态的延伸区ext(步骤1325)。
相反，当施加辨别电压时，可能检测不到泄漏电流(步骤1320，否)。例如，当施加高电压(例如3v)时而不是当施加辨别电压(例如1v)时，可以检测到泄漏电流。在这种情况下，可以确定泄漏电流源自在辨别电压下处于电断开状态并且在高电压下处于电导通状态的单元阵列区car(步骤1330)。
如上所讨论地，因为单元阵列区car和延伸区ext可以被配置为具有不同的阈值电压，所以可以确定电故障诸如泄漏电流的发生位置。因此，通过控制或改变与电故障位置相关的工艺配方，三维半导体存储器件1可以在制造产量上增加。
图4a示出沿图1的线i-i截取的剖视图。图4b示出沿图1的线ii-ii截取的剖视图。图4c示出沿图1的线iii-iii截取的剖视图。
参照图4a、4b和4c，半导体衬底100还可以包括由袋状阱104围绕的第二袋状阱106。第二袋状阱106可以提供在延伸区ext上，而不是在单元阵列区car上。第二袋状阱106可以具有第一导电性(例如p型导电性)、以及比袋状阱104的杂质浓度大的杂质浓度。例如，袋状阱104的杂质浓度可以为约10e13原子/cm3，第二袋状阱106的杂质浓度可以为约10e16原子/cm3。
单元阵列区car上的公共源极168可以具有第二导电性(例如n型导电性)，并且延伸区ext上的公共源极168可以具有第一导电性(例如p型导电性)。延伸区ext上的公共源极168可以具有比第二袋状阱106的杂质浓度大的杂质浓度。例如，延伸区ext上的公共源极168可以具有约10e17原子/cm3的杂质浓度。
图5a示出显示了图4b的部分c的放大剖视图。图5b示出显示了图4c的部分d的放大剖视图。
参照图5a和5b，当袋状阱104被供给正偏压或地电压时，单元阵列区car上的地选择晶体管可以变为电导通状态，并且延伸区ext上的虚设地选择晶体管可以变为电断开状态。在这种情况下，当检测到泄漏电流时，可以确定泄漏电流发生在单元阵列区car中。
或者，当袋状阱104被供给负偏压时，单元阵列区car上的地选择晶体管可以变为电断开状态，并且延伸区ext上的虚设地选择晶体管可以变为电导通状态。在这种情况下，当检测到泄漏电流时，可以确定泄漏电流发生在延伸区ext中。
图6a、7a、8a、9a、10a、11a和12a示出沿图1的线i-i截取的剖视图，显示了根据示例性实施方式的制造三维半导体存储器件的方法。图6b、7b、8b、9b、10b、11b和12b示出沿图1的线ii-ii截取的剖视图，显示了根据示例性实施方式的制造三维半导体存储器件的方法。图6c、7c、8c、9c、10c、11c和12c示出沿图1的线iii-iii截取的剖视图，显示了根据示例性实施方式的制造三维半导体存储器件的方法。
参照图6a、6b和6c，可以提供可分为单元阵列区car和延伸区ext的半导体衬底100。半导体衬底100可以是或者可以包括具有第一导电性(例如p型导电性)的硅晶片。半导体衬底100可以用具有第二导电性(例如n型导电性)的杂质掺杂以形成深阱102，然后用具有第一导电性(例如p型导电性)的杂质掺杂以在深阱102中形成袋状阱104。在一些实施方式中，通过在延伸区ext上将第一导电性杂质注入到袋状阱104中，可以进一步形成第二袋状阱(见例如图4a的第二袋状阱106)。
可选地，可以执行衬底掺杂以将第二导电性杂质(例如b或bh3)注入到单元阵列区car上的袋状阱104中，使得单元阵列区car和延伸区ext可以被控制为具有彼此不同的阈值电压。例如，单元阵列区car的阈值电压可以被控制为大于延伸区ext的阈值电压。或者，在一些实施方式中，不执行使第二导电性杂质进入到袋状阱104中的衬底掺杂来控制阈值电压。
多个牺牲层110和多个绝缘层120可以在具有阱结构的半导体衬底100上交替地且重复地堆叠。堆叠的多个牺牲层110和多个绝缘层120可以形成模制结构111。半导体衬底100与牺牲层110中的最下面的一个之间还可以形成绝缘缓冲层105。模制结构111可以被图案化以在延伸区ext上形成阶梯结构130。牺牲层110可以包括硅氮化物层，并且绝缘层120和绝缘缓冲层105可以包括硅氧化物层。
参照图7a、7b和7c，绝缘平坦化层135可以被形成以覆盖阶梯结构130，并且可以对模制结构111执行蚀刻工艺以形成多个垂直孔140和多个虚设垂直孔150。垂直孔140可以形成在单元阵列区car上，虚设垂直孔150可以形成在延伸区ext上。当执行蚀刻工艺时，半导体衬底100可以被过蚀刻，以使垂直孔140和虚设垂直孔150扩展到袋状阱104中。例如，垂直孔140和虚设垂直孔150的底表面可以在比袋状阱104的顶表面低的竖直高度处。
可以执行选择性外延生长(seg)工艺以形成部分地填充每个垂直孔140的下沟道142、以及部分地填充每个虚设垂直孔150的虚设下沟道152。下沟道142和虚设下沟道152可以延伸到袋状阱104中。例如，下沟道142和虚设下沟道152的底表面可以在比袋状阱104的顶表面低的竖直高度处。可选地，可以执行沟道掺杂以将第二导电性杂质(例如b或bh3)注入到下沟道142中，使得单元阵列区car和延伸区ext可以被控制为具有彼此不同的阈值电压。例如，单元阵列区car的阈值电压可以被控制为大于延伸区ext的阈值电压。或者，可以不执行沟道掺杂来控制阈值电压。
根据一些实施方式，可以进行图6a至6c中讨论的衬底掺杂和图7a至7c中讨论的沟道掺杂中的一种或更多种来控制阈值电压。例如，可以执行衬底掺杂和沟道掺杂两者(见图3a)。或者，可以进行衬底掺杂，并且可以不进行沟道掺杂(见图3b)。作为另一替代方案，可以不进行衬底掺杂，并且可以进行沟道掺杂(见图3c)。可以对单元阵列区car而不对延伸区ext进行衬底掺杂和沟道掺杂(见图3d)。
参照图8a、8b和8c，垂直沟道vc可以形成在垂直孔140中，虚设垂直沟道dvc可以形成在虚设垂直孔150中。垂直沟道vc可以具有如以上参照图3a所讨论的结构，虚设垂直沟道dvc可以具有如以上参照图3d所讨论的结构。垫148可以形成在每个垂直沟道vc的顶端上，虚设垫158可以形成在每个虚设垂直沟道dvc的顶端上。垫148和虚设垫158可以包括导电材料或杂质掺杂区。或者，当垂直孔140形成为具有u形状时，垂直沟道vc可以具有如图2d所示的u形状或管形状。
参照图9a、9b和9c，模制结构111可以被图案化以形成暴露袋状阱104的沟槽107。当模制结构111被图案化时，半导体衬底100可以被过蚀刻以使沟槽107扩展到袋状阱104中。可以通过沟槽107提供蚀刻剂(例如磷酸)，选择性地去除牺牲层110。牺牲层110的选择性去除可以形成在绝缘层120之间提供有空间112的模制翼121。暴露于空间112的每个下沟道142的侧壁可以被氧化，或者可以经历沉积工艺，氧化和沉积工艺中的任何一种可以形成栅极电介质层143。类似地，暴露于空间112的每个虚设下沟道152的侧壁可以被氧化，或者可以经历沉积工艺，氧化和沉积工艺中的任何一种可以形成虚设栅极电介质层153。
参照图10a、10b和10c，第一绝缘层118和电极115可以形成在空间112中。电极115的形成可以包括形成第一绝缘层118、在半导体衬底100上沉积导电材料、然后图案化该导电材料。因此，半导体衬底100可以在其上提供有多个堆叠结构st，该多个堆叠结构st包括交替地且重复地堆叠的多个电极115和多个绝缘层120。每个堆叠结构st可以包括在延伸区ext上的阶梯结构130。
暴露于沟槽107的袋状阱104可以掺杂以可形成公共源极168的具有第二导电性(例如n型导电性)的杂质。或者，如参照图6a、6b和6c所讨论地，当第二袋状阱(见例如图4a的第二袋状阱106)形成在延伸区ext上的袋状阱104中时，用于形成公共源极168的掺杂工艺可以被不同地执行。例如，如图4b、4c、5a和5b所示，单元阵列区car上的公共源极168可以用具有第二导电性(例如n型导电性)的杂质掺杂，并且延伸区ext上的公共源极168可以用具有第一导电性(例如p型导电性)的杂质掺杂。
参照图11a、11b和11c，绝缘间隔物175可以形成在沟槽107中，并且公共源极插塞178可以被形成以穿透绝缘间隔物175从而与公共源极168电连接。例如，绝缘间隔物175可以提供在沟槽107的侧壁上，并且公共源极插塞178可以形成在绝缘间隔物175之间。层间电介质层137可以被形成以覆盖堆叠结构st和绝缘平坦化层135，并且位线接触180可以被形成以穿透层间电介质层137从而与垫148接触。位线接触180可以形成在单元阵列区car上。金属接触182可以形成在延伸区ext上，其穿透层间电介质层137和绝缘平坦化层135以与电极115电连接。金属接触182还可以穿透绝缘层120和118以与电极115的端部接触。
参照图12a、12b和12c，位线190和金属线192可以形成在层间电介质层137上。位线190可以联接到位线接触180，从而将位线190电连接到对应的位线接触180，金属线192可以联接到金属接触182，从而将金属线192电连接到对应的金属接触182。位线190可以形成在单元阵列区car上，并且金属线192可以形成在延伸区ext上。通过以上工艺，可以制造如图1所示的三维半导体存储器件1。
根据某些实施方式，单元阵列区上的地选择晶体管与延伸区上的虚设地选择晶体管之间的阈值电压的差异可以有利于迅速确定电故障诸如泄漏电流的发生位置。因此，通过控制或改变电故障位置上的工艺配方，三维半导体存储器件可以提高制造产量。
对发明构思的详细描述不应被解释为限于这里阐述的实施方式，其旨在使发明构思覆盖本发明的各种组合、修改和变化而不背离发明构思的精神和范围。所附权利要求应被解释为包括其它实施方式。
本申请要求享有2017年11月9日向韩国知识产权局提交的韩国专利申请第10-2017-0148952号以及2018年7月16日提交的美国专利申请第16/036,000的优先权的权益，其全部内容通过引用在此合并。