阵列基板及显示面板的制作方法

本发明涉及显示器技术领域，特别涉及一种阵列基板及显示面板。

背景技术：

图1a是一现有的阵列基板的结构示意图。图1b是另一现有的阵列基板的结构示意图。如图1a和图1b所示，阵列基板具有有效显示区以及非显示区。有效显示区内配置有多个像素以形成像素阵列，非显示区则设有周边线路。每个像素一般包括至少薄膜晶体管(thinfilmtransistor，tft)以及所述薄膜晶体管连接的像素电极，且每个像素都被两条相邻的扫描线以及两条相邻的数据线包围。这些扫描线以及数据线从有效显示区延伸至非显示区，并通过非显示区的周边线路与驱动芯片电连接。周边线路由连接扫描线与数据线的一端向驱动芯片所在区域集中而构成扇出走线。

由于扇出走线中的金属走线比较多，所需的布线空间大，造成阵列基板的边框无法变窄。通过交替或叠加分布的第一金属层m1和第二金属层m2来减少布线空间，虽然可以使阵列基板的边框变小，但是边框缩小有限。而且，第一金属层m1与第二金属层m2在层间对位制程时容易出现偏移，导致层间的电容差异过大，影响显示质量。

技术实现要素：

有鉴于此，本发明提供一种阵列基板，能实现窄边框，同时提高显示质量。

一种阵列基板，包括显示区和非显示区，非显示区包括多组扇出走线，每组扇出走线包括叠加设置且彼此绝缘的第一金属走线、第二金属走线和第三金属走线，第二金属走线包括第一重叠部和第二重叠部，第一重叠部与扇出走线的第一金属走线与第三金属走线部分重叠，第二重叠部与相邻的另一组扇出走线的第一金属走线与第三金属走线部分重叠。

在本发明的实施例中，上述第二金属走线还包括连接部，所述连接部连接于所述第一重叠部与所述第二重叠部之间。

在本发明的实施例中，上述连接部连接于所述第一重叠部和所述第二重叠部的端部。

在本发明的实施例中，上述第一重叠部平行于所述第二重叠部，所述第一重叠部与所述第一金属走线、所述第三金属走线的重叠长度等于和所述第二重叠部与所述第一金属走线、所述第三金属走线的重叠长度。

在本发明的实施例中，上述非显示区设置有第一金属层、第二金属层和第三金属层；

所述第一金属层包括至少一条第一金属走线；

所述第二金属层包括至少一条第二金属走线；

所述第三金属层包括至少一条第三金属走线。

在本发明的实施例中，上述非显示区设置有第一绝缘层和第二绝缘层，所述第一绝缘层设置于所述第一金属层与所述第二金属层之间，所述第二绝缘层设置于所述第二金属层与所述第三金属层之间。

在本发明的实施例中，上述阵列基板还包括衬底基板，所述第一金属层设置在所述衬底基板上，所述第一绝缘层设置在所述第一金属层和所述衬底基板上。

在本发明的实施例中，上述第一金属走线、所述第二金属走线和所述第三金属走线的金属线宽相等，所述第一金属走线与所述第二金属走线的间距等于所述第二金属走线与所述第三金属走线的间距，所述第一重叠部和所述第二重叠部与所述第一金属走线的重叠宽度等于1/3所述第一金属走线的线宽，所述第一重叠部和所述第二重叠部与所述第三金属走线的重叠宽度等于1/3所述第三金属走线的线宽。

在本发明的实施例中，上述显示区包括多条信号走线，所述非显示区包括驱动芯片，多组所述扇出走线电性连接于所述信号走线与所述驱动芯片之间。

本发明还提供一种显示面板，包括上述的阵列基板。

本发明的阵列基板的非显示区包括多组扇出走线，每组扇出走线包括叠加设置且彼此绝缘的第一金属走线、第二金属走线和第三金属走线，第二金属走线包括第一重叠部和第二重叠部，第一重叠部与扇出走线的第一金属走线与第三金属走线部分重叠，第二重叠部与相邻的另一组扇出走线的第一金属走线与第三金属走线部分重叠。本发明的扇出走线所占非显示区的面积能够减少，实现窄边框，同时能补偿因ovl偏移导致的层间电容差异性，有效降低第一金属走线、第二金属走线和第三金属走线之间的rcloading，提高了显示质量。

附图说明

图1a是一现有的阵列基板的结构示意图。

图1b是另一现有的阵列基板的结构示意图。

图2是本发明的阵列基板的正视结构示意图。

图3是图2所示的阵列基板的局部剖视结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地描述。

图2是本发明的阵列基板的正视结构示意图。图3是图2所示的阵列基板的局部剖视结构示意图。如图2和图3所示，阵列基板100包括显示区10和非显示区20。

显示区10包括多条信号走线11，多条信号走线11可包括用于提供栅极驱动信号的多条扫描线、用于提供显示数据信号的多条数据线和用于提供触控信号的触控驱动信号线等。显示区10内配置有多个像素以形成像素阵列，每个像素包括至少薄膜晶体管(thinfilmtransistor，tft)以及所述薄膜晶体管连接的像素电极，且每个像素都被两条相邻的扫描线以及两条相邻的数据线包围。

非显示区20包括多组扇出走线21和驱动芯片22。扇出走线21电性连接于信号走线11与驱动芯片22之间。每组扇出走线21包括叠加设置且彼此绝缘的第一金属走线212、第二金属走线213和第三金属走线214，第二金属走线213位于第一金属走线212与第三金属走线214之间。具体地，第一金属走线212、第二金属走线213和第三金属走线214的一端与信号走线11连接，第一金属走线212、第二金属走线213和第三金属走线214的另一端与驱动芯片22连接，具体可以与驱动芯片22的焊盘电性连接。示例性的，参见图2，第一金属走线212的一端与数据线连接，第一金属走线212的另一端与驱动芯片22连接；第二金属走线213的一端与数据线连接，第二金属走线213的另一端与驱动芯片22连接；第三金属走线214的一端与数据线连接，第三金属走线214的另一端与驱动芯片22连接。

如图3所示，阵列基板100还包括衬底基板23、第一绝缘层24和第二绝缘层25。多组扇出走线21位于衬底基板23上，具体地，在衬底基板23上形成有第一金属层m1，采用曝光、显影工艺在第一金属层m1上形成至少一条第一金属走线212；在第一金属层m1上设置第一绝缘层24，在第一绝缘层24上设置第二金属层m2，采用曝光、显影工艺在第二金属层m2上形成至少一条第二金属走线213；在第二金属层m2上依次形成有第二绝缘层25，在第二绝缘层25上设置第三金属层m3，采用曝光、显影工艺在第三金属层m3上形成至少一条第三金属走线214，其中第一绝缘层24位于第一金属层m1与第二金属层m2之间，第二绝缘层25位于第二金属层m2与第三金属层m3之间；在第三金属层m3上还形成有第三绝缘层。

在本实施例中，第一金属走线212、第二金属走线213和第三金属走线214可以由金属材料(例如银、铜)制成，且其构成材料可以彼此相同或不同。

第一绝缘层24为栅绝缘层，其材质可以是硅氧化物、硅氮化物或硅氮氧化物，但不限于此，一般的栅绝缘层材料均可；第二绝缘层25和第三绝缘层为保护层，其材质可以是氧化硅、氮化硅或有机材料。

如图2和图3所示，在本实施例中，第二金属走线213包括第一重叠部213a、第二重叠部213b和连接部213c。连接部213c连接于第一重叠部213a与第二重叠部213b之间，第一重叠部213a与扇出走线21的第一金属走线212与第三金属走线214部分重叠，第二重叠部213b与相邻的另一组扇出走线21的第一金属走线212与第三金属走线214部分重叠。

在一较佳的实施例中，第一重叠部213a与第二重叠部213b相互错开设置，其中，第一重叠部213a与第一金属走线212与第三金属走线214的后半部分重叠(沿着扇出走线21的长度方向)，第二重叠部213b与第一金属走线212与第三金属走线214的前半部分重叠(沿着扇出走线21的长度方向)。

在一较佳的实施例中，连接部213c连接于第一重叠部213a和第二重叠部213b的端部，且连接部213c垂直于第一重叠部213a和第二重叠部213b。

在一较佳的实施例中，第一重叠部213a平行于第二重叠部213b，第一重叠部213a与第一金属走线212、第三金属走线214的重叠长度等于第二重叠部213b与第一金属走线212、第三金属走线214的重叠长度。

在一较佳的实施例中，第一金属走线212、第二金属走线213和第三金属走线214的金属线宽相等，第一金属走线212与第二金属走线213的间距等于第二金属走线213与第三金属走线214的间距，第一重叠部213a和第二重叠部213b与第一金属走线212的重叠宽度等于1/3第一金属走线212的线宽，第一重叠部213a和第二重叠部213b与第三金属走线214的重叠宽度等于1/3第三金属走线214的线宽，此时第一金属走线212、第二金属走线213和第三金属走线214的ovl＝0(层间对位的偏移量)。

本发明的阵列基板100的非显示区20包括多组扇出走线21，每组扇出走线21包括叠加设置且彼此绝缘的第一金属走线212、第二金属走线213和第三金属走线214，第二金属走线213包括第一重叠部213a、第二重叠部213b和连接部213c，连接部213c连接于第一重叠部213a与第二重叠部213b之间，第一重叠部213a与扇出走线21的第一金属走线212与第三金属走线214部分重叠，第二重叠部213b与相邻的另一组扇出走线21的第一金属走线212与第三金属走线214部分重叠。本发明的扇出走线21所占非显示区20的面积能够减少，实现窄边框，同时能补偿因ovl偏移导致的层间电容差异性，有效降低第一金属走线212、第二金属走线213和第三金属走线214之间的rcloading，提高了显示质量。

本发明还提供一种显示面板，所述显示面板包括上述的阵列基板100，关于显示面板的结构和功能请参照现有技术，此处不再赘述。

本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。