半导体存储器件的制作方法

2017年12月21日提交的日本专利申请第2017-245114号以及2018年6月14日提交的日本专利申请第2018-113366号的包括说明书、附图和摘要的公开通过引证引入本文。

本发明涉及一种半导体存储器件，并且具体适用于配备有静态型存储单元的半导体存储器件以及配备有该半导体存储器件的半导体器件。

背景技术：

众所周知，半导体器件配备有易失性半导体存储器件，如静态随机存取存储器(sram)。已经提出了细长存储单元的布局，作为由小型化半导体工艺所生成的sram的存储单元(参见美国未审查专利申请公开第2002/0117722号)。这种细长存储单元具有横向较长的布局，其中栅极布线沿水平方向布置且扩散层沿垂直方向布置。字线沿与栅极布线相同的方向延伸，并且位线沿与扩散层相同的方向延伸。

此外，作为sram，已经提出了在相邻存储单元之间共享位线的配置(参见日本未审查专利申请公开特开平第(1993)-290577号)。

[相关领域文件]

[专利文献]

[专利文献1]美国未审查专利申请公布第2002/0117722号说明书

[专利文献2]日本未审查专利申请公开特开平5(1993)-290577号

技术实现要素：

本发明的发明人已经发现，采用在美国未审查专利申请公开第2005/014696号中所描述的这种细长存储单元的布局的sram具有以下情况。

即，在细长存储单元的布局中，存储阵列的矩形形状变成沿每条字线的布置方向非常长的布局。由于字线的布线长度变长，其中耦合至一条字线的存储单元的数量较多(多位宽度)，所以增加了字线的寄生电阻和电容增加。由于字线到选择电平的上升被延迟，所以存在sram的地址访问时间变慢的情况。

本公开的目的在于提供一种地址访问时间较快的半导体存储器件。

本发明的其他目的和新颖特征将从说明书和附图的描述中变得明显。

本公开的典型总结将简要描述如下：

一种半导体存储器件具有多个存储单元以及耦合至存储单元的字线。字线在第一方向上延伸。每个存储单元均包括在与第一方向相交的第二方向上延伸的栅电极。

根据该半导体存储器件，可以提供地址访问时间较快的半导体存储器件。

附图说明

图1是描述根据一个实施例的半导体存储器件的存储阵列的示图；

图2是典型地示出图1的存储单元的布局布置的示图；

图3是描述根据比较示例的半导体存储器件的存储阵列的示图；

图4是描述根据示例性实施例1的半导体存储器件的配置示例的示图；

图5是示出两个存储单元的电路示例的示图；

图6是描述图5所示两个存储单元的布局布置的配置示例的示图；

图7是示出由第一层金属布线形成的存储单元的布局布置的示图；

图8是示出由第二层金属布线形成的存储单元的布局布置的示图；

图9是示出由第三层金属布线形成的存储单元的布局布置的示图；

图10是示出由第四层金属布线形成的存储单元的布局布置的示图；

图11是示出根据修改例的每个存储单元的布局布置的示图；

图12是示出由第二层金属布线形成的每个存储单元的布局布置的示图；

图13是示出由第三层金属布线形成的每个存储单元的布局布置的示图；

图14是示出根据应用的半导体器件的配置的框图；

图15是描述根据示例性实施例2的半导体存储器件的配置示例的示图；

图16是示出tcam单元的电路示例的示图；

图17是示出由第一层金属布线形成的tcam单元的布局布置的示图；

图18是示出由第二层金属布线和第三层金属布线形成的tcam单元的布局布置的示图；

图19是描述根据修改例2的半导体存储器件的配置示例的示图；

图20是示出根据修改例2的tcam单元的电路示例的示图；

图21是示出匹配线控制电路的配置示例及其操作示例的示图；

图22是示出由第一层金属布线形成的tcam单元的布局布置的示图；

图23是示出由第二层金属布线和第三层金属布线形成的tcam单元的布局布置的示图；

图24是示出根据示例性实施例3的半导体存储器件的配置示例的示图；

图25是示出根据示例性实施例3的bcam的每个存储单元的电路示例的示图；

图26是示出由第一层金属布线形成的bcam的存储单元的布局布置的示图；

图27是示出由第二层金属布线形成的bcam的存储单元的布局布置的示图；

图28是示出根据修改例3的bcam的每个存储单元的电路示例的示图；

图29是示出由第一层金属布线形成的bcam的存储单元的布局布置的示图；

图30是示出由第二层金属布线形成的bcam的存储单元的布局布置的示图；

图31是示出根据修改例4的由第一层金属布线形成的bcam的存储单元的布局布置的示图；

图32是示出根据修改例4的由第二层金属布线形成的bcam的存储单元的布局布置的示图；

图33a是示出根据修改例5的由第一层金属布线形成的bcam的存储单元的布局布置的示图；

图33b是示出根据修改例5的由第一层金属布线形成的bcam的存储单元的布局布置的示图以及示出在x方向上与图33a所示存储单元相邻的存储单元的布局布置的示图；

图34是示出根据修改例5的由第二层金属布线形成的bcam的存储单元的布局布置的示图；

图35是示出根据示例性实施例4的由第一层金属布线形成的tcam的每个存储单元的布局布置的示图；

图36是示出根据示例性实施例5的由第二层金属布线形成的tcam的存储单元的布局布置的示图；

图37是示出根据示例性实施例5的双端口型存储单元的电路示例的示图；

图38是示出由第一层金属布线形成的双端口型存储单元的布局布置的示图；

图39是示出由第二层金属布线和第三层金属布线形成的双端口型存储单元的布局布置的示图；

图40是示出根据示例性实施例6的由第一层金属布线形成的bcam的存储单元的布局布置的示图；以及

图41是示出根据示例性实施例6的由第二层金属布线形成的bcam的存储单元的布局布置的示图。

具体实施方式

以下将使用附图描述实施例、示例性实施例、比较示例和应用。然而，在下面的描述中，相同的部件由相同的参考标记表示，并且它们的描述可以省略。顺便提及，为了使描述更加清楚，与实际方面相比，通常可以根据每个部分的宽度、厚度、形状等来表示附图，但它们仅是一个示例。附图并非意在限制本发明的解释。

<实施例>

图1是描述根据一个实施例的半导体存储器件的存储阵列的示图。图2是典型地示出图1的存储单元的布局布置的示图。顺便提及，图2所示四个栅电极g1-g4中的一个被示意性地绘制为图1所示的每个存储单元mc中的栅电极g，以简化附图并提供较容易的理解。

半导体存储器件1的存储阵列2示意性地具有5行和5列的存储单元mc。每个存储单元mc都是静态类型的存储单元，并且被配置为在图2所示的平面图中其外部形状具有横向上细长的矩形的形式的布局图案。矩形布局图案在其竖直方向(x方向或第一方向)上具有短边a，并且在水平方向(y方向或第二方向)上具有长边b。沿x方向截取的侧面a的长度lcx比沿与x方向正交或相交的y方向截取的侧面b的长度lcy短(lcx<lcy)。如图2示意性所示，存储单元mc具有四个栅电极(或栅极布线)g1、g2、g3和g4，它们被布置为沿y方向延伸。第一栅电极g1、第二栅电极g2、第三栅电极g3和第四栅电极g4彼此分开设置，并且以无弯曲的线性形式形成。第四栅电极g4布置在第一栅电极g1的侧面。第一栅电极g1和第三栅电极g3布置成沿x方向平行延伸。第二栅电极g2布置在第三栅电极g3的侧面。第一栅电极g1和第四栅电极g4在y方向上线性布置。第三栅电极g3和第二栅电极g2在y方向上线性布置。

因此，在细长矩形存储单元mc中，在x方向上并排竖直地形成两个mos晶体管。另一方面，在细长矩形存储单元mc中，可以在y方向上并排形成三个mos晶体管。这将参照后面将要描述的图6来详细描述。

图1中示意性绘制了一条字线wl和一条位线bt。字线wl被布置成沿x方向截取的方向延伸，而位线bt被布置成沿y方向截取的方向延伸。在图1中，假定字线wl的布置方向是与存储单元mc中的栅电极g的布置方向交叉的方向。假设位线bt的布置方向与存储单元mc中的栅电极g的布置方向相同。换言之，字线wl的布置方向是沿着作为存储单元的矩形布局图案的短边的侧边a的方向截取的方向。位线bt的布置方向是沿着作为存储单元的矩形布局图案的长边的侧边b的方向截取的方向。此外，在外形在水平方向上细长的矩形存储单元的布局图案中，对应于一个存储单元mc的字线wl的长度与短边a的长度(lcx)相同，并且对应于一个存储单元的位线bt的长度与长边b的长度(lcy)相同。因此，每个存储单元mc的字线wl的长度(lcx)短于每个存储单元的位线bt的长度(lcx<lcy)。

在图1中，由于字线wl在x方向上布置为耦合至沿x方向布置的五个存储单元，所以存储阵列2上的字线wl的长度为5lcx。另一方面，由于位线bt在y方向上布置为耦合至沿y方向布置的五个存储单元，所以存储阵列2上的位线bt的长度为5lcy。也就是说，由于使用了图2所示的细长矩形存储单元，所以字线wl的长度(5lcx(wl))短于位线bt的长度(5lcy(bt))(5lcx(wl)<5lcy(bt))。

图3是描述根据比较示例的半导体存储器件的存储阵列的示图。与图1相同，描述了5行和5列的存储单元mc。即使在这种情况下，假设图2所示的细长矩形存储单元被用作每个存储单元mc。假定字线wl的布置方向与每个存储单元mc的栅电极g的布置方向相同。另一方面，假设位线的布置方向是与每个存储单元mc的栅电极g的布置方向相交的方向。存储阵列2上的字线wl的长度为5lcy(wl)，而存储阵列2上的位线bt的长度为5lcx(bt)。因此，在图3中，字线wl的长度(5lcy(wl))长于位线bt的长度(5lcx(bt))(5lcy(wl)>5lcx(bt))。

当图1和图3相互比较时，它们的条件是耦合相同数量的存储单元。然而，由于字线wl的长度(5lcx(wl))短于字线wl的长度(5lcy(wl))(5lcx(wl)<5lcy(wl))，所以图1所示字线wl的寄生电阻和电容比图3所示字线wl的寄生电阻和电容减小更多。

尽管在图1和图3中描述了5行和5列的存储单元mc的配置示例，但可以理解，在考虑提供8条字线且64或128个存储单元耦合至一条这样的字线的这种多位配置的半导体存储器件的情况下，在图1所示字线wl的布置方法和图3所示字线wl的布置方法之间，图1所示字线wl的长度变得极其短于图3所示字线wl的长度。

根据本实施例，由于字线wl的布置方向被设置为与半导体存储器件中的每个存储单元(每个均具有外形细长的矩形布局图案的存储单元以矩形形式布置)的栅电极g1-g4的布置方向正交或交叉的方向，所以可以减小字线wl的寄生电阻和电容。因此，字线wl上升到选择电平变得很快。因此，可以使半导体存储器件中的数据读取的地址访问时间较快。

此外，由于字线wl从选择电平下降到非选择电平的速度也很快，因此可以使半导体存储器件中的连续数据读取或数据写入的地址访问间隔较快。因此，可以提供高速半导体存储器件。

[示例性实施例1]

图4是描述根据示例性实施例1的半导体存储器件的配置示例的示图。

半导体存储器件1a是静态型半导体存储器件sram(静态随机存取存储器)，其例如通过已知的cmos半导体制造方法形成在诸如单晶硅的半导体衬底的表面上。如图示意性所示，半导体存储器件1a具有存储阵列2a，该存储阵列2a包括以2行和4列布置的8个存储单元(mc00-mc31)。每个存储单元(mc00-mc31)均包括静态类型的存储单元。半导体存储器件1a的存储阵列2a不限于2行和4列的存储单元，而是可以配置成包括以多于2行和4列的矩阵布置的多个存储单元。尽管稍后将描述每个存储单元mc的布局图案，但如图2所示，其被定义为在y方向上细长的矩形布局图案并且具有栅电极g1-g4。

存储单元mc00和mc01耦合至位线对bl0、bl1，并且存储单元mc10和mc11耦合至位线对bl1、bl2。此外，存储单元mc20和mc21耦合至位线对bl2、bl3，并且存储单元mc30和mc31耦合至位线对bl3、bl4。也就是说，位线bl1、bl2和bl3被彼此相邻布置的存储单元共享。

另一方面，存储单元mc00和mc20耦合至字线wle0，并且存储单元mc10和mc30耦合至字线wlo0。此外，存储单元mc01和mc21耦合至字线wle1，并且存储单元mc11和mc31耦合至字线wlo1。

提供位线(bt0-bt4)以在y方向上延伸。提供字线(wle0、wlo0、wle1和wlo1)以在与y方向相交的x方向上延伸。即，图4中的字线(wle0、wlo0、wle1和wlo1)和位线(bt0-bt4)的布置方向是基于与图1所示的字线wl和位线bl的布置方向类似的概念来设置的。

位线对bl0、bl1通过用于选择的n沟道mos晶体管ys00和ys01耦合至公共数据线对cd0、cd1。位线对bl1、bl2通过用于选择的n沟道mos晶体管ys10和ys11耦合至公共数据线对cd0、cd1。位线对bl2、bl3通过用于选择的n沟道mos晶体管ys20和ys21耦合至公共数据线对cd0、cd1。位线对bl3、bl4通过用于选择的n沟道mos晶体管ys30和ys31耦合至公共数据线对cd0、cd1。

行选择电路(行解码器)rdc根据行地址信号(如第一选择信号)将字线wle0、wlo0、wle1和wlo1中的一条设置为选择电平。

列选择电路(列解码器)cdc耦合至n沟道mos晶体管ys10和ys11的公共栅极、n沟道mos晶体管ys20和ys21的公共栅极、n沟道mos晶体管ys30和ys31的公共栅极以及n沟道mos晶体管ys40和ys41的公共栅极。列解码器cdc根据列地址信号(如第二选择信号)将一对n沟道mos晶体管((ys10，ys11)、(ys20，ys21)、(ys30，ys31)或(ys40，ys41))带入选择状态，从而通过处于导通状态的一对n沟道mos晶体管将一对位线((bl0，bl1)、(bl1，bl2)、(bl2，bl3)或(bl3，bl4)耦合至公共数据线对cd0、cd1。

输入/输出电路ioc耦合至公共数据线对cd0、cd1，并且具有在从对应存储单元读取数据时使用的具有感测放大器和锁存电路的读电路以及在将数据写入对应存储单元时使用的写电路。读电路通过公共数据线对cd0、cd1从耦合至所选字线(wle0、wlo0、wle1或wlo1)和所选位线对((bl0、bl1)、(bl1、bl2)、(bl2、bl3)或(bl3、bl4))的存储单元接收数据作为输入信号，并放大输入信号，随后输出到半导体存储器件1a的外部。写电路通过公共数据线对cd0、cd1将从半导体存储器件1a外部输入的数据写入耦合至所选字线(wle0、wlo0、wle1或wlo1)和所选位线对((bl0、bl1)、(bl1、bl2)、(bl2、bl3)或(bl3、bl4))的对应存储单元。

接下来将描述由图4中的虚线v包围的存储单元mc00和mc10的电路示例及其布局的配置示例。

图5是示出两个存储单元的电路示例的示图。存储单元mc00和mc10中的每一个均是包括六个mos晶体管的单端口型存储单元(6tspsram单元)。

存储单元mc00包括第一和第二p沟道mos晶体管pm1和pm2以及第一至第四n沟道mos晶体管nt1、nt2、nd1和nd2。定义为第一和第二负载晶体管的p沟道mos晶体管pm1和pm2的源极-漏极路径分别耦合在电源电位vdd的供应线与第一和第二存储节点mb1和mt1之间，并且它们的栅极分别耦合至第二和第一存储节点mt1和mb1。定义为第一和第二驱动晶体管的n沟道mos晶体管nd1和nd2的源极-漏极路径分别耦合在第一和第二存储节点mb1和mt1与地电位vss的供应线之间，并且它们的栅极分别耦合至第二和第一存储节点mt1和mb1。定义为第一和第二传输晶体管的n沟道mos晶体管nt1和nt2的源极-漏极路径分别耦合在第一和第二存储节点mb1和mt1与位线bl1和bl0之间，并且它们的栅极都耦合至字线wle0。

mos晶体管pm1和nd1配置第一反相器，其将第二存储节点mt1的信号的反相信号提供给第一存储节点mb1。mos晶体管pm2和nd2配置第二反相器，其将第一存储节点mb1的信号的反相信号提供给第二存储节点mt1。两个反相器的输入/输出在第一和第二存储节点mb1和mt1之间反向并联耦合，并配置锁存电路。

存储单元mc10包括第一和第二p沟道mos晶体管pm3和pm4以及第一至第四n沟道mos晶体管nt3、nt4、nd3和nd4。定义为第一和第二负载晶体管的p沟道mos晶体管pm3和pm4的源极-漏极路径分别耦合在电源电位vdd的供应线与第一和第二存储节点mb2和mt2之间，并且它们的栅极分别耦合至第二和第一存储节点mt2和mb2。定义为第一和第二驱动晶体管的n沟道mos晶体管nd3和nd4的源极-漏极路径分别耦合在第一和第二存储节点mb2和mt2与地电位vss的供应线之间，并且它们的栅极分别耦合至第二和第一存储节点mt2和mb2。定义为第一和第二传输晶体管的n沟道mos晶体管nt3和nt4的源极-漏极路径分别耦合在第一和第二存储节点mb2和mt2与位线bl2和bl1之间，并且它们的栅极都耦合至字线wlo0。

mos晶体管pm3和nd3配置第一反相器，其将第二存储节点mt2的信号的反相信号提供给第一存储节点mb2。mos晶体管pm4和nd4配置第二反相器，其将第一存储节点mb2的信号的反相信号提供给第二存储节点mt2。两个反相器的输入/输出在第一和第二存储节点mb2和mt2之间反向并联耦合，并配置锁存电路。

图6是描述图5所示两个存储单元的布局布置的配置示例的示图。顺便提及，尽管为了简化附图而在图6中省略了电源电位vdd和地电位vss的耦合部分，但是下文将详细描述它们。

在平面图中，存储单元mc00和mc10垂直布置在半导体衬底的表面之上。用于每个存储单元mc00和mc10的形成区域是由表示单元边界的点链线包围的区域。用于一个存储单元的形成区域被配置为矩形布局图案，如图2所示其外形在平面图的横向(y方向)上是细长的。位线bl0、bl1和bl3被布置为沿y方向延伸，并且字线wle0和wlo0被布置为沿x方向延伸。沿着存储单元mc00的上侧的单元边界布置位线bl0，并且沿着存储单元mc00和存储单元mc10之间的单元边界布置位线bl1。沿着存储单元mc10的下侧的单元边界布置位线bl2。

在用于每个存储单元mc00和mc10的形成区域中，在半导体衬底的表面中形成沿x方向设置的两个p型阱区pw1和pw2以及设置在两个p型阱区pw1和pw2之间的n型阱区nw。p型阱区pw1和pw2是引入p型杂质的半导体区域。n型阱区nw是引入n型杂质的半导体区域。

此外，在用于存储单元mc00和mc10的各个形成区域中，如图2所示，第一栅电极g1、第二栅电极g2、第三栅电极g3和第四栅电极g4沿y方向延伸。顺便提及，由于已经使用图2描述了第一栅电极g1、第二栅电极g2、第三栅电极g3和第四栅电极g4的布局，所以这里将省略它们的描述。

在用于存储单元mc00的形成区域中，栅电极g1配置n沟道mos晶体管nt1的栅电极。栅电极g2配置n沟道mos晶体管nt2的栅电极。栅电极g3配置p沟道mos晶体管pm1和n沟道mos晶体管nd1的栅电极。栅电极g4配置p沟道mos晶体管pm2和n沟道mos晶体管nd2的栅电极。另一方面，在用于存储单元mc10的形成区域中，栅电极g1配置n沟道mos晶体管nt4的栅电极。栅电极g2配置n沟道mos晶体管nt3的栅电极。栅电极g3配置p沟道mos晶体管pm4和n沟道mos晶体管nd4的栅电极。栅电极g4配置p沟道mos晶体管pm3和n沟道mos晶体管nd3的栅电极。

沿x方向在p型阱区pw1中设置n型杂质区域n1。n型杂质区域n1配置n沟道mos晶体管nd1、nt1、nt4和nd4的源极或漏极。沿x方向在p型阱区pw2中设置n型杂质区域n2。n型杂质区域n2配置n沟道mos晶体管nt2、nd2、nd3和nt3的源极或漏极。n型杂质区域n1和n2是其中引入n型杂质的半导体区域。

沿着x方向在n型阱区nw中设置p型杂质区域p1、p2和p3。p型杂质区域p1、p2和p3是其中引入p型杂质的半导体区域。p型杂质区域p1配置p沟道mos晶体管pm1的源极或漏极。在用于存储单元mc00的形成区域中，p型杂质区域p2配置p沟道mos晶体管pm2的源极或漏极。在用于存储单元mc10的形成区域中，p型杂质区域p2配置p沟道mos晶体管pm3的源极或漏极。p型杂质区域p3配置p沟道mos晶体管pm4的源极或漏极。

字线wle0耦合至形成在用于存储单元mc00的形成区域内的栅电极g1和g2，并且布置在栅电极g2和g3之间以沿x方向延伸。字线wlo0耦合至形成在用于存储单元mc10的形成区域内的栅电极g1和g2，并且布置在栅电极g1和g4之间以沿x方向延伸。即，字线wle0和wlo0被布置为在与栅电极g1、g2、g3和g4正交或交叉的方向上延伸。或者，字线wle0和wlo0被布置为沿与n型阱区nw以及p型阱区pw1和pw2延伸的方向相同的方向延伸。备选地，字线wle0和wlo0被布置为在与n型杂质区域n1和n2以及p型杂质区域p1、p2和p3延伸的方向正交或交叉的方向上延伸。

位线bl0被设置为沿着y方向在用于存储单元mc00的形成区域上侧的单元边界上方延伸，并且在耦合部分ct0处耦合至作为nt2的源极或漏极的n型杂质区域n2。位线bl1被设置为沿着y方向在用于存储单元mc00的形成区域和用于存储单元mc10的形成区域之间的单元边界上方延伸，并且在耦合部分ct1耦合至作为nt1和nt4的源极或漏极的n型杂质区域n1。位线bl3被设置为沿着y方向在用于存储单元mc10的形成区域的下侧的单元边界上方延伸，并且在耦合部分ct2处耦合至作为nt3的源极或漏极的n型杂质区域n2。

例如，如图6所示，如nt1和nd1或者nt2和nd2，两个mos晶体管在用于存储单元mc00的形成区域中沿x方向并排竖直形成。另一方面，如nt1、pm2和nd2或者nd1、pm1和nt2，三个mos晶体管在y方向上并排形成。用于存储单元mc10的形成区域也与上文类似。

接下来将使用图7至图10更详细地描述图6中的每个存储单元的配置。

图7是示出由第一层金属布线形成的存储单元的布局布置的示图。

如图6所示，在半导体衬底的表面中形成p型阱区pw1和pw2、n型阱区nw、栅电极g1-g4、n型杂质区域n1和n2以及p型杂质区域p1、p2和p3。

此外，在用于存储单元mc00和mc10的形成区域中，由虚线表示的第一层金属布线m11-m19和m110-m117以及接触件如图7所示。

m11通过接触件耦合至配置nd1的源极的n型杂质区域n1。m11耦合至地电位vss。m12通过接触件耦合至配置pm1的源极的p型杂质区域p1。m12耦合至电源电位vdd。m13通过接触件耦合至配置nt2的源极或漏极的n型杂质区域n2。m13耦合至位线bl0。m14通过接触件耦合至栅电极g1。m14耦合至字线wle0。m15的一端通过接触件耦合至配置nd1的漏极或者nt1的源极或漏极的n型杂质区域n1。m15的另一端通过接触件耦合至配置pm1的漏极的p型杂质区域p1。此外，m15的另一端通过接触件耦合至栅电极g4。m16的一端通过接触件耦合至配置nd2的漏极或者nt2的源极或漏极的n型杂质区域n2。m16的另一端通过接触件耦合至配置pm2的漏极的p型杂质区域p2。此外，m16的另一端通过接触件耦合至栅电极g3。m17通过接触件耦合至栅电极g2。m17耦合至字线wle0。m18通过接触件耦合至配置nt1和nt4的源极或漏极的n型杂质区域n1。m18耦合至位线bl1。m19通过接触件耦合至配置pm2和pm3的源极的p型杂质区域p2。m19耦合至电源电位vdd。

m110通过接触件耦合至配置nd2和nd3的源极的n型杂质区域n2。m110耦合至地电位vss。m111通过接触件耦合至栅电极g1。m111耦合至字线wlo0。m112的一端通过接触件耦合至配置nd4的漏极或者nt4的源极或漏极的n型杂质区域n1。m112的另一端通过接触件耦合至配置pm4的漏极的p型杂质区域p3。此外，m112的另一端通过接触件耦合至栅电极g4。m113的一端通过接触件耦合至配置nd3的漏极或nt3的源极或漏极的n型杂质区域n2。m113的另一端通过接触件耦合至配置pm3的漏极的p型杂质区域p2。此外，m113的另一端通过接触件耦合至栅电极g3。m114通过接触件耦合至栅电极g2。m114耦合至字线wlo0。m115通过接触件耦合至配置nd4的源极的n型杂质区域n1。m115耦合至地电位vss。m116通过接触件耦合至配置pm4的源极的p型杂质区域p3。m116耦合至电源电位vdd。m117通过接触件耦合至配置nt3的源极或漏极的n型杂质区域n2。m117耦合至位线bl2。

图8是示出由第二层金属布线形成的存储单元的布局布置的示图。在图8中绘制了第二层金属布线m21-m29、m210和m211以及第一过孔电极(过孔1)。过孔电极是耦合第一层金属布线和第二层金属布线m21-m29、m210和m211的电极。顺便提及，为了简化附图，图8中未绘制第一层金属布线的参考符号。

m21通过第一过孔电极耦合至m11。m21耦合至地电位vss。m22通过第一过孔电极耦合至m12。m22耦合至电源电位vdd。m23通过第一过孔电极耦合至m13。m23耦合至位线bl0。m24通过第一过孔电极耦合至m14和m17。m24耦合至字线wle0。m25通过第一过孔电极耦合至m18。m25耦合至位线bl1。m26通过第一过孔电极耦合至m19。m26耦合至电源电位vdd。m27通过第一过孔电极耦合至m110。m27耦合至地电位vss。m28通过第一过孔电极耦合至m111和m114。m28与字线wle0耦合。m29通过第一过孔电极耦合至m115。m29耦合至地电位vss。m210通过第一过孔电极耦合至m116。m210耦合至电源电位vdd。m211通过第一过孔电极耦合至m117。m211耦合至位线bl2。

图9是示出由第三层金属布线形成的存储单元的布局布置的示图。在图9中绘制了被布置为沿x方向延伸的第三层金属布线m31-m38以及第二过孔电极(过孔2)。第二过孔电极是耦合第二层金属布线和第三层金属布线m31-m38的电极。顺便提及，为了简化附图，图9中没有绘制第二层金属布线的参考符号。

m31是提供有地电位vss的布线，并且通过第二过孔电极耦合至m21和m29。m32是字线wlo0，并通过第二过孔电极耦合至m28。m33是提供有电源电位vdd的布线，并且通过第二过孔电极耦合至m22、m26和m210。m34是字线wle0，并且通过第二过孔电极与m24耦合。m35是提供有地电位vss的布线，并且通过第二过孔电极与m27耦合。m36通过第二过孔电极与m23耦合。m36耦合至位线bl0。m37通过第二过孔电极耦合至m25。m37耦合至位线bl1。m38通过第二过孔电极与m211耦合。m38耦合至位线bl2。

图10是示出由第四层金属布线形成的存储单元的布局布置的示图。在图10中绘制了被布置为沿y方向延伸的第四层金属布线m41-m45以及第三过孔电极(过孔3)。第三过孔电极是耦合第三层金属布线和第四层金属布线m41-m45的电极。顺便提及，为了简化附图，图10中未绘制第三层金属布线的参考符号。

m41是位线bl0，并通过第三过孔电极耦合至m36。m42是提供有电源电位vdd的电源布线，并且通过第三过孔电极耦合至m33。m43是位线bl1，并且通过第三过孔电极耦合至m37。m44是提供有地电位vss的电源布线，并且通过第三过孔电极耦合至m31和m35。m45是位线bl2，并且通过第三过孔电极耦合至m38。

因此，使用第一至第四层金属布线的存储单元如图7至图10所示形成。

顺便提及，虽然示例性实施例1示出了字线wlo0和wle0由第三层金属布线形成且位线bl0、bl1和bl2由第四层金属布线形成的配置示例，但是本实施例不限于此。位线bl0、bl1和bl2可以改变，以使其由第三层金属布线形成，而字线wlo0和wle0可以改变为由第四层金属布线形成。

根据示例性实施例1，由于在平面图中，即使使用在y方向上均为细长的矩形存储单元，也可以缩短每条字线的长度，因此与实施例一样，可以减少字线wl的寄生电阻和电容。因此，可以使字线wl快速上升到选择电平。因此，可以使半导体存储器件中的数据读取的地址访问时间较快。

此外，由于字线wl从选择电平下降到非选择电平的速度也变快，因此可以缩短半导体存储器件中用于连续数据读取或数据写入的地址访问间隔。因此，可以提供高速半导体存储器件。

(修改例)

将使用图11至图13描述修改例。该修改例能够使每个存储单元通过使用局部互连件(局部布线，lic：局部互连)由第一至第三层金属布线形成。

图11是示出根据修改例的每个存储单元的布局布置的示图。图11示出了在存储单元mc00和mc10的每个区域中使用两个局部互连件(局部布线：lic1、lic2、lic3、lic4)的情况。在图11中，与图7不同的部分如下。

图7中的第一层金属布线m15和接触件变为图11中的局部互连件lic1。图7中的第一层金属布线m16和接触件变为图11中的局部互连件lic2。图7中的第一层金属布线m112和接触件变为图11中的局部互连件lic3。图7中的第一层金属布线m113和接触件变为图11中的局部互连件lic4。此外，在用于mc00的形成区域中，基于上述变化，图7中的第一层金属布线m14和m15变为图11中的耦合栅电极g1和g2的第一层金属布线m130。此外，在用于存储单元mc10的形成区域中，图7中的第一层金属布线m111和m1114变为图11中耦合栅电极g1和g2的第一层金属布线m131。由于其他配置与图7相同，因此将省略它们的描述。

图12是示出由第二层金属布线形成的每个存储单元的布局布置的示图。在图12中绘制了被布置为沿x方向延伸的第二层金属布线m201-m208以及第一过孔电极(过孔1)。顺便提及，为了简化附图，图12中未绘制第一层金属布线的参考符号。

m201是提供有地电位vss的布线，并且通过第一过孔电极耦合至m11和m115。m202是字线wlo0，并通过第一过孔电极耦合至m131。m203是提供有电源电位vdd的布线，并且通过第一过孔电极耦合至m12、m19和m116。m204是字线wle0，并通过第一过孔电极耦合至m130。m205是提供有地电位vss的布线，并通过第一过孔电极耦合至m110。m206通过第一过孔电极耦合至m13。m206耦合至位线bl0。m207通过第一过孔电极耦合至m18。m207耦合至位线bl1。m208通过第一过孔电极耦合至m117。m208耦合至位线bl2。

图13是示出由第三层金属布线形成的每个存储单元的布局布置的示图。在图13中绘制了被布置为沿y方向延伸的第三层金属布线m301-m305以及第二过孔电极(过孔3)。顺便提及，为了简化附图，图13中没有绘制第二层金属布线的参考符号。

m301是位线bl0，并通过第二过孔电极耦合至m206。m302是提供有电源电位vdd的电源布线，并且通过第二过孔电极耦合至m203。m303是位线bl1，并通过第二过孔电极耦合至m207。m304是提供有地电位vss的电源布线，并通过第二过孔电极耦合至m201和m205。m305是位线bl2，并通过第二过孔电极耦合至m208。

虽然修改例已经示出了由第二层金属布线形成字线wlo0和wle0并且由第三层金属布线形成位线bl0、bl1和bl2的配置示例，但是本修改例不限于此。可以改变位线bl0、bl1和bl2，使得它们由第二层金属布线形成，并且可以改变字线wlo0和wle0，使得它们由第三层金属布线形成。

根据修改例，如图11至图13所示，形成使用第一至第三层金属布线的存储单元。即，由于与示例性实施例1相比，存储单元由第一至第三层金属布线形成而不使用四层的金属布线，故可以减少半导体存储器件的制造工艺。因此，可以降低半导体存储器件的制造成本。(应用)

图14是示出根据应用的半导体器件的配置的框图。在图14中示出了作为半导体器件ic的一个示例的微型计算机。半导体器件ic被配置为包括中央处理单元cpu、易失性半导体存储器件sram、非易失性存储器件nvm(如闪存)、外围电路peri、接口电路i/f以及在一个半导体芯片(半导体衬底)100(如单晶硅)中将它们相互耦合的总线。易失性半导体存储器件sram被用作存储中央处理单元cpu的临时数据的存储区域。非易失性存储器件nvm被用作存储由中央处理单元cpu执行的控制程序的存储区域。

在实施例、示例性实施例和修改例中描述的半导体存储器件1和1a可用于易失性半导体存储器件sram。

接下来将使用附图描述示例性实施例2。示例性实施例2对应于示例性实施例1被应用于作为一种内容可寻址存储器的tcam(三元内容可寻址存储器)的配置示例。

图15是描述根据示例性实施例2的半导体存储器件的配置示例的示图。半导体存储器件1b是tcam，并且例如通过已知的cmos半导体制造方法形成在如单晶硅的半导体衬底的表面上方。如图示意性所示，半导体存储器件1b具有存储阵列2b，其包括以2行和4列布置的8个存储单元(mc00-mc31)。存储单元mc00和mc10配置一个tcam单元tcel。类似地，存储单元mc20和mc30配置一个tcam单元tcel。存储单元mc01和mc11配置一个tcam单元tcel。存储单元mc21和mc31配置一个tcam单元tcel。

在图15中，由于对半导体存储器件1b的存储单元(mc00-mc31)的写入和读取操作与图4的半导体存储器件1a中的写入和读取操作相同，因此将省略对它们的描述。半导体存储器件1b与图4的半导体存储器件1a的不同之处在于：提供了匹配线(ml0、ml1)、搜索线对(sl0、/sl0、sl1、/sl1)、匹配线控制电路mlc和搜索线驱动器sld。

匹配线ml0耦合至配置一行的存储单元mc00、mc10、mc20和mc30。匹配线ml1耦合至配置一行的存储单元mc01、mc11、mc21和mc31。匹配线ml0和ml1耦合至包括匹配放大器ma的匹配线路控制电路mlc。

在搜索线对sl0、/sl0中，搜索线/sl0耦合至配置一列的存储单元mc00和mc01，并且搜索线sl0耦合至配置一列的存储单元mc10和mc11。在搜索线对sl1、/sl1中，搜索线/sl1耦合至配置一列的存储单元mc20和mc21，并且搜索线sl1耦合至配置一列的存储单元mc30和mc31。搜索线对(sl0、/sl0和sl1、/sl1)耦合至搜索线驱动器sld，并且提供有来自搜索线驱动器sld的搜索数据。

在图15中，配置一行的存储单元mc00、mc10、mc20和mc30在其中存储一个条目数据。类似地，配置一行的存储单元mc01、mc11、mc21和mc31在其中存储一个条目数据。在搜索操作中，将从搜索线驱动器sld提供的搜索数据与每个条目数据进行比较，以确定它们是匹配(匹配)还是不匹配(失配或错过)。当从搜索线驱动器sld提供的搜索数据与条目数据相同(一致：匹配)时，匹配线(ml0，ml1)保持在例如高电平那样的预充电电平。另一方面，当搜索数据与条目数据不同时(不一致：失配或错过)，匹配线(ml0，ml1)例如从预充电电平变为低电平。匹配线控制电路mlc中包括的匹配放大器ma检测每条匹配线(ml0，ml1)的电位，并输出关于匹配或失配的信息。

图16是示出tcam单元tcel的电路示例的示图。图16与图5的不同之处在于提供了数据比较电路dcmp。数据比较电路dcmp包括四个n沟道mos晶体管(ns0-ns3)。n沟道mos晶体管ns0的源极-漏极路径和n沟道mos晶体管ns1的源极-漏极路径串联耦合在匹配线ml0和地电位vss的供应线之间。n沟道mos晶体管ns0的栅极耦合至搜索线对(sl0、/sl0)中的一条(搜索线sl0)。n沟道mos晶体管ns1的栅极耦合至存储单元mc10的第一存储节点mt2。此外，n沟道mos晶体管ns2的源极-漏极路径和n沟道mos晶体管ns3的源极-漏极路径串联耦合在匹配线ml0与地电位vss的供应线之间。n沟道mos晶体管ns2的栅极耦合至搜索线对(sl0，/sl0)中的另一条(搜索线/sl0)。n沟道mos晶体管ns3的栅极耦合至存储单元mc00的第二存储节点mb1。

一个tcam单元tcel能够通过使用2位的sram单元存储三个值“0”、“1”和“*”(不关心)作为tcam数据。例如，当“0”存储在mc00的存储节点mb1中且“1”存储在mc10的存储节点mt2中时，假设“0”存储在tcam单元tcel中。当“1”被存储在mc00的存储节点mb1中且“0”被存储在mc10的存储节点mt2中时，假设“1”被存储在tcam单元tcel中。当“0”被存储在mc00的存储节点mb1中且“0”被存储在mc10的存储节点mt2中时，假设“*”(不关心)被存储在tcam单元tcel中。在“1”存储在mc00的存储节点mb1中且“1”被存储在mc10的存储节点mt2中的情况下不使用该方法。

由于mos晶体管ns0和ns1在搜索数据为“1”(即，搜索线sl0处于“1”且搜索线/sl0处于“0”)且tcam数据为“0”(存储节点mb1处于“0”且存储节点mt2处于“1”)的情况下进入导通状态，所以预充电的匹配线ml的电位被上拉到地电位。

由于mos晶体管ns2和ns3在搜索数据为“0”(即，搜索线sl处于“0”且搜索线sl_n处于“1”)且tcam数据为“1”(存储节点mb1处于“1”且存储节点mt2处于“0”)的情况下进入导通状态，所以预充电的匹配线ml的电位被上拉到地电位。即，当搜索数据和tcam数据彼此不匹配时，匹配线ml的电位被上拉到地电位。

相反，当输入搜索数据为“1”且tcam数据为“1”或“*”时或者当搜索数据为“0”且tcam数据为“0”或“*”时(即，当二者匹配时)，保持预充电匹配线ml的电位(电源电位vdd电平)。

在上述tcam中，除非耦合至与一个条目(行)对应的匹配线ml的所有tcam单元的数据都与输入搜索数据匹配，否则在匹配线ml中累积的电荷被上拉。因此，产生tcam中的检索快速但当前消耗较大的问题。

图17是示出由第一层金属布线形成的tcam单元的布局布置的示图。图18是示出由第二层金属布线和第三层金属布线形成的tcam单元的布局布置的示图。图17和图18中所示的布局布置是通过将匹配线(ml0)、搜索线对(sl0，/sl0)和四个n沟道mos晶体管(ns0-ns3)添加到图11至图13中的每个存储单元的布局布置而获得的。在下文图17和图18的描述中，将主要描述与图11至图13不同的部分。顺便提及，在图17和图18中，第一过孔电极(过孔1)指示耦合第一层金属布线和第二层金属布线的电极，并且第二过孔电极(过孔2)指示耦合第二层金属布线和第三层金属布线的电极。

在图17中，与n沟道mos晶体管(ns0-ns3)的设置对应，在用于存储单元mc00和mc10的相应形成区域中的栅电极g5沿着y方向延伸。此外，栅电极g4在y方向上延伸。在用于存储单元mc00的形成区域中，栅电极g5配置n沟道mos晶体管ns2的栅电极。延伸的栅电极g4配置n沟道mos晶体管ns3的栅电极。在用于存储单元mc10的形成区域中，栅电极g5配置n沟道mos晶体管ns0的栅电极，并且延伸的栅电极g4配置n沟道mos晶体管ns1的栅电极。

沿着x方向在p型阱区pw2中设置n型杂质区域n3。n型杂质区域n3配置n沟道mos晶体管ns0、ns1、ns2和ns3的源极或漏极。n型杂质区域n3是其中引入n型杂质的半导体区域。

第一层金属布线m140通过接触件耦合至n沟道mos晶体管ns2的栅电极g5。m140通过过孔1耦合至搜索线/sl。第一层金属布线m141通过接触件耦合至配置n沟道mos晶体管ns2的源极的n型杂质区域n3。m141通过过孔1耦合至地电位vss。第一层金属布线m142通过接触件耦合至配置n沟道mos晶体管ns3和ns1的漏极的n型杂质区域n3。m142通过过孔1耦合至匹配线ml。第一层金属布线m143通过接触件耦合至n沟道mos晶体管ns0的栅电极g5。m143通过过孔1耦合至搜索线sl。第一层金属布线m144通过接触件耦合至配置n沟道mos晶体管ns0的源极的n型杂质区域n3。m144通过过孔1耦合至地电位vss。

在图18中重新设置第二层金属布线m209-m212以及第三层金属布线m306和m307。

第二层金属布线m209通过过孔2将n沟道mos晶体管ns2的栅电极g5耦合至第三层金属布线m307。第三层金属布线m307是布置在第三层金属布线m302和第三层金属布线m303之间的搜索线/sl，并且被设置为沿y方向延伸。第二层金属布线m210通过过孔2将n沟道mos晶体管ns0的栅电极g5耦合至第三层金属布线m306。第三层金属布线m306是布置在第三层金属布线m303与第三层金属布线m304之间的搜索线sl，并设置为沿y方向延伸。第二层金属布线m211是设置为沿x方向延伸的匹配线ml。第二层金属布线m212是设置为沿x方向延伸的接地布线vss。m212通过过孔1耦合至m141和m144并且通过过孔2耦合至第三层金属布线m304。

根据示例性实施例2，由于即使使用在y方向上细长的矩形存储单元，也可以使字线的长度在平面图中变短，因此可以如实施例和示例性实施例1一样减小字线wl的寄生电阻和电容。因此，可以快速使字线wl上升到选择电平。因此，可以使半导体存储器件中的数据读取的地址访问时间较快。

此外，匹配线ml在与栅电极(g1-g5)的布置方向正交或交叉的方向上布置。此外，源极线(sl0、/sl0、sl1、/sl1)被放置在与栅电极(g1-g5)的布置方向和存储单元mc的栅电极(g1-g5)的布置方向相同的方向上。因此，可以配置tcam存储器。

通过沿x方向设置第二层金属布线m201、m205和m212并且沿y方向设置第三层金属布线m304，以网格形式进行布线来稳定地电位vss。此外，通过在x方向上设置第二层金属布线m203并且在y方向上设置第三层金属布线m302，以网格形式进行布线来稳定电源电位vdd。

(修改例2)

接下来将使用图19至图23描述示例性实施例2的修改例。

修改例2被配置为将数据比较电路dcmp中包括的n沟道mos晶体管ns0和ns2的源极耦合至与地电位vss分离的局部接地布线lvss。因此，由于匹配线ml的充电和放电，可以降低半导体存储器件的功耗。

图19是描述根据修改例2的半导体存储器件的配置示例的示图。图20是示出根据修改例2的tcam单元的电路示例的示图。图21是示出匹配线控制电路的配置示例及其操作示例的示图。图22是示出由第一层金属布线形成的tcam单元的布局布置的示图。图23是示出由第二层金属布线和第三层金属布线形成的tcam单元的布局布置的示图。

在图19中，与图15不同的是：半导体存储器件1c的存储阵列2c设置有局部接地布线lvss0和lvss1，并且局部接地布线lvss0和lvss1耦合至匹配线控制电路mlca。局部接地布线lvss0以类似于匹配线ml0的方式耦合至配置一行的存储单元mc00、mc10、mc20和mc30。局部接地布线lvss1以类似于匹配线ml1的方式耦合至配置一行的存储单元mc01、mc11、mc21和mc31。其他配置与图15中的配置相同，因此将省略它们的描述。

在图20中，与图16的不同在于：数据比较电路dcmp中包括的n沟道mos晶体管ns0和ns2的源极耦合至与接地电位(布线)vss分离的局部接地布线lvss0。由于其他配置与图16中的配置相同，因此将省略它们的描述。

由于n沟道mos晶体管ns0和ns2的源极耦合至局部接地布线lvss0，因此在搜索数据和tcam数据彼此不匹配的情况下发生以下情况。

当搜索数据和tcam数据彼此不匹配时，通过n沟道mos晶体管ns1和ns0的导通操作或者n沟道mos晶体管ns1和ns0的导通操作之一将预充电到高电平的匹配线ml0的电位转换到低电平侧。由于局部地布线lvss0与地电位(布线)vss分离，所以匹配线ml0的电荷提升预充电到低电平的局部接地布线lvss0的电位。即，在匹配线ml0与局部接地线lvss0之间执行电荷的分布(电荷共享)。例如，当匹配线ml0的寄生电容和局部接地布线lvss0的寄生电容被认为相同时，匹配线ml0和局部接地布线lvss0的电位被设置为如(1/2)vdd的电位(电源电位vdd和地电位vss之间的中间电位)。

即，即使当搜索数据和tcam数据彼此不一致时，匹配线ml0的电位也仅转换为如(1/2)vdd的电位。此外，局部接地布线lvss0的电位被转换为如(1/2)vdd的电位。因此，可以降低半导体器件(如不一致较大的内容可寻址存储器)的功耗。此外，由于匹配线ml0从如(1/2)vdd的电位预充电到如vdd的电源电位，并且局部接地布线lvss0从如(1/2)vdd的电位预充电到如vss的电位，所以匹配线ml0和局部接地布线lvss0的预充电所需的功率也可以降低。因此，可以解决tcam中的检索迅速但当前消耗较大的问题。

图21是用于描述匹配线控制电路的配置示例的示图。图21a是示出匹配线控制电路的配置示例的电路图。图21b是示出匹配线控制电路的操作示例的示图。

如图示意性所示，匹配线控制电路mlca耦合至匹配线ml0以及局部接地布线lvss0，匹配线ml0耦合至配置一行的存储单元mc00、mc10、mc20和mc30。匹配线控制电路mlca包括控制电路cnt、一对预充电mos晶体管q1和q2、一对开关sw1和sw2、电容元件c、匹配放大器ma和输出锁存电路lt。

预充电mos晶体管q1通过低电平的预充电使能信号pce进入导通状态，以将匹配线ml0预充电到如高电平的预充电电平。此外，预充电mos晶体管q2通过低电平的预充电使能信号pce进入导通状态，以将局部接地布线lvss0预充电到低电平。预充电mos晶体管q1和q2通过高电平的预充电使能信号pce进入截止状态。

当开关sw1通过低电平的开关使能信号swe进入导通状态时，开关sw1将匹配线ml0和匹配放大器ma的输入布线ctm彼此耦合。当开关sw1通过高电平的开关使能信号swe进入截止状态时，开关sw1将匹配线ml0和输入布线ctm彼此解耦。此外，当开关sw2通过低电平的开关使能信号swe进入导通状态时，开关sw2耦合局部接地布线lvss0和匹配放大器ma的输入布线cbm。当开关sw2通过高电平的开关使能信号swe进入截止状态时，开关sw2将局部接地布线lvss和输入布线cbm彼此解耦。

电容元件c的一端被设置为耦合至输入布线cbm，并且电容元件c的另一端被设置为接收参考电位生成信号vrefg。当参考电位生成信号vrefg达到高电平时，耦合至电容元件c的一端的输入布线cbm的电位通过自举效应而升高。

当匹配放大器ma的功率开关晶体管q3和q4通过高电平的匹配放大器使能信号mae进入导通状态时，匹配放大器ma放大输入布线ctm和cbm的电位之间的电平差。在输出锁存电路lt中捕获并保持被匹配放大器ma放大的信号，从输出锁存电路lt输出信号作为匹配线输出信号mlo。

控制电路cnt包括反相器iv1和iv2，并且基于来自定时控制电路tc的预充电控制信号生成预充电使能信号pce。根据反相器iv2的输出生成预充电使能信号pce。因此，反相器iv1的输出是预充电使能信号pce的反相信号。

控制电路cnt还包括延迟电路dl1、反相器iv3和iv4以及延迟电路dl2，并且基于来自定时控制电路tc的开关控制信号生成开关使能信号swe和参考电位生成信号vrefg。根据反相器iv4的输出生成开关使能信号swe。因此，反相器iv3的输出是开关使能信号swe的反相信号。根据延迟电路dl2的输出生成参考电位生成信号vrefg。延迟电路dl2的输入耦合至反相器iv4的输出。参考电位生成信号vrefg对应于通过延迟电路dl2延迟开关使能信号swe而获得的信号。

控制电路cnt还包括nor电路nor和反相器iv5，并生成匹配放大器使能信号mae。根据反相器iv5的输出生成匹配放大器使能信号mae。反相器iv5的输入是匹配放大器使能信号mae的反相信号。反相器iv5的输入耦合至nor电路nor的输出。nor电路nor的输入从定时控制电路tc接收参考电位生成信号vrefg和开关控制信号。

接下来将使用图21b描述匹配线控制电路mlca的操作。

首先将描述关于采用一致(匹配)的情况。

由于每个预充电mos晶体管q1和q2在其初始状态通过预充电使能信号pce的低电平而进入导通状态，所以匹配线ml0被预充电到高电平，并且局部接地布线lvss0被预充电到低电平。

随着预充电使能信号pce转换为高电平，预充电mos晶体管q1和q2进入截止状态，并将搜索数据与每个条目数据进行比较。例如，当搜索数据与耦合至匹配线ml0的多个tcam单元中的数据匹配时，匹配线ml0保持如高电平的预充电电平，并且局部接地布线lvss0保持如低电平的预充电电平。由于通过低电平开关使能信号swe使开关sw1和sw2进入导通状态，所以匹配线ml0和局部接地布线lvss0的电位被传输至匹配放大器ma的输入布线ctm和cbm。

此后，开关使能信号swe从低电平转换为高电平。因此，开关sw1和sw2进入截止状态。然后，在过去预定延迟时间之后，参考电位生成信号vrefg暂时从低电平转换为高电平。因此，输入布线cbm的电位电平暂时从低电平升高，然后再次转换为低电平。然而，输入布线cbm的电位不超过输入布线ctm的高电平电位。

此后，匹配放大器使能信号mae从低电平转换为高电平，并且捕获并放大输入布线ctm和cbm的电位电平。输出锁存电路lt输出表示匹配的高电平匹配线输出信号mlo。

接下来将描述采取不一致(失配)的情况。

由于预充电mos晶体管q1和q2在它们的初始状态中通过预充电使能信号pce的低电平而进入导通状态，所以匹配线ml0被预充电到高电平，并且局部接地布线lvss0被预充电到低电平。

随着预充电使能信号pce转换为高电平，预充电mos晶体管q1和q2进入截止状态，并将搜索数据与每个条目数据进行比较。例如，当搜索数据与耦合至匹配线ml0的多个tcam单元中的数据不匹配时，匹配线ml0从如高电平的预充电电平转换为低电平，并且局部接地布线lvss0转换为避免达到如低电平的预充电电平的电平侧。然后，利用匹配线ml0与局部接地布线lvss0之间的电荷分布(电荷共享)，匹配线ml0的电位转换为如(1/2)vdd的电位，并且局部接地布线lvss0的电位转换为如(1/2)vdd)的电位。由于开关sw1和sw2通过低电平开关使能信号swe进入导通状态，所以匹配线ml0和局部接地布线lvss0的电位被传输至匹配放大器ma的输入布线ctm和cbm。

此后，开关使能信号swe从低电平转换为高电平。因此，开关sw1和sw2进入截止状态。然后，在过去预定延迟时间之后，参考电位生成信号vrefg暂时从低电平转换为高电平。因此，输入布线cbm的电位电平暂时从如(1/2)vdd的电位提升。即，输入布线cbm的电位电平达到超过输入布线ctm的电位电平的电位。

此后，匹配放大器使能信号mae从低电平转换为高电平，以捕获和放大输入布线ctm和cbm的电位电平。输出锁存电路lt输出指示失配的低电平匹配线输出信号mlo。

根据图21，即使在匹配线ml0和局部接地布线lvss0之间执行电荷的电荷共享的配置的情况下，输入布线cbm的电位电平也通过自举被临时上拉，从而能够从输出锁存电路lt精确地输出匹配和失配的输出。

在图22中，与图17不同的是：第一层金属布线m141和m144在y方向上较短并且不与相邻的tcam单元共享，并且第一层金属布线m141和m144中的每一条都通过对应的过孔1耦合至局部接地布线lvss0。由于其他配置与图17中的配置相同，因此将省略它们的描述。

在图23中，与图18不同的是：删除了耦合第二层金属布线m212和第三层金属布线m304的过孔2，并且第二层金属布线m212被用作局部接地布线lvss0。由于其他配置与图18中的配置相同，因此将省略它们的描述。

[示例性实施例3]

接下来将使用附图描述示例性实施例3。示例性实施方式3对应于将示例性实施例1或示例性实施例2应用于作为内容可寻址存储器之一的bcam(二元内容可寻址存储器)的配置示例。

图24是示出根据示例性实施例3的半导体存储器件的配置示例的示图。半导体存储器件1d是bcam，并且例如通过已知cmos半导体制造方法形成在诸如单晶硅的半导体衬底的表面中。如图示意性所示，半导体存储器件1d具有存储阵列2d，该存储阵列2d包括以2行和4列布置的8个存储单元(mc00-mc31)。

在图24中，与图19的不同在于：一对搜索线耦合至每个存储单元(mc00-mc31)。即，搜索线对sl0、/sl0耦合至配置一列的存储单元mc00和mc01。类似地，搜索线对sl1、/sl1耦合至配置一列的存储单元mc10和mc11。搜索线对sl2、/sl2耦合至配置一列的存储单元mc20和mc21。搜索线对sl3、/sl3耦合至配置一列的存储单元mc30和mc31。其他配置与图19中的配置相同。

图25是示出根据示例性实施例3的bcam中的每个存储单元的电路示例的示图。图25示意性示出了存储单元mc00和mc10的配置。如图25所示，在存储单元mc00中设置数据比较电路dcmp0，并且在存储单元mc10中设置数据比较电路dcmp1。

数据比较电路dcpm0包括四个n沟道mos晶体管(ns0-ns3)。n沟道mos晶体管ns0的源极-漏极路径和n沟道mos晶体管ns1的源极-漏极路径串联耦合在匹配线ml0和地电位vss的电源线之间。n沟道mos晶体管ns0的栅极耦合至搜索线sl0。n沟道mos晶体管ns1的栅极耦合至存储单元mc00的第一存储节点mb1。n沟道mos晶体管ns2的源极-漏极路径和n沟道mos晶体管ns3的源极-漏极路径串联耦合在匹配线ml0和地电位vss的电源线之间。n沟道mos晶体管ns2的栅极耦合至搜索线/sl0。n沟道mos晶体管ns3的栅极耦合至存储单元mc00的第二存储节点mt1。

数据比较电路dcpm1包括四个n沟道mos晶体管(ns01-ns31)。n沟道mos晶体管ns01的源极-漏极路径和n沟道mos晶体管ns11的源极-漏极路径串联耦合在匹配线ml0和地电位vss的电源线之间。n沟道mos晶体管ns01的栅极耦合至搜索线sl1。n沟道mos晶体管ns11的栅极耦合至存储单元mc10的第二存储节点mb2。n沟道mos晶体管ns21的源极-漏极路径和n沟道mos晶体管ns31的源极-漏极路径串联耦合在匹配线ml0和地电位vss的电源线之间。n沟道mos晶体管ns21的栅极耦合至搜索线/sl1。n沟道mos晶体管ns31的栅极耦合至存储单元mc10的第二存储节点mt2。

图26是示出由第一层金属布线形成的bcam中的存储单元的布局布置的示图。图27是示出由第二层金属布线形成的bcam的存储单元的布局布置的示图。顺便提及，在下文的描述中，可以使用与实施例、示例性实施例1、修改例、示例性实施例2和修改例2中的参考符号相同的参考符号，但是可以指示不同的参考符号。

在图26中示意性示出了存储单元mc00的布局配置。图26所示的布局甚至适用于存储单元mc20、mc01和mc21。

在用于存储单元mc00的形成区域中，在半导体衬底的表面中形成沿x方向设置的两个p型阱区pw1和pw2以及设置在两个p型阱区pw1和pw2之间的n型阱区nw。p型阱区pw1和pw2是其中引入p型杂质的半导体区域，而n型阱区nw是其中引入n型杂质的半导体区域。

六个栅电极(g1-g6)沿y方向布置在用于存储单元mc00的形成区域中。栅电极g1配置n沟道mos晶体管nt1的栅电极。栅电极g2配置n沟道mos晶体管nt2的栅电极。栅电极g3配置p沟道mos晶体管pm1、n沟道mos晶体管nd1和n沟道mos晶体管ns3的栅电极。栅电极g4配置p沟道mos晶体管pm2、n沟道mos晶体管nd2和n沟道mos晶体管ns1的栅电极。栅电极g5配置n沟道mos晶体管ns0的栅电极。栅电极g6配置n沟道mos晶体管ns2的栅电极。

沿着x方向在p型阱区pw1中设置n型杂质区域n1。n型杂质区域n1配置n沟道mos晶体管nt1、nd1、nd2和nt2的源极或漏极。沿着x方向在p型阱区pw2中设置n型杂质区域n2。n型杂质区域n2配置n沟道mos晶体管ns2、ns3、ns1和ns0的源极或漏极。n型杂质区域n1和n2是其中引入n型杂质的半导体区域。

沿着x方向在n型阱区nw中设置p型杂质区域p1。p型杂质区域p1是其中引入p型杂质的半导体区域。p型杂质区域p1配置p沟道mos晶体管pm1和pm2的源极或漏极。

如图26所示，在用于存储单元mc00的形成区域中设置第一层金属布线(m11-m19、m110-m112)。第一层金属布线m11配置沿x方向设置的字线wle0，并通过接触件耦合至栅电极g1和g2。第一层金属布线m12配置沿x方向设置的字线wlo0。第一层金属布线m12通过用于存储单元mc10的形成区域中的接触件耦合至栅电极g1和g2。顺便提及，虽然没有示出用于存储单元mc10的形成区域的布局，但是以类似于图26的布局的方式进行配置。第一层金属布线m13通过接触件耦合至n沟道mos晶体管nt2的源极或漏极。第一层金属布线m13耦合至位线bl0。第一层金属布线m14通过接触件耦合至n沟道mos晶体管nt1的源极或漏极。第一层金属布线m14耦合至位线bl1。第一层金属布线m15配置沿x方向设置的匹配线ml0。第一层金属布线m15通过接触件耦合至n沟道mos晶体管ns3和ns1的漏极。第一层金属布线m16配置沿x方向设置的接地电位布线vss。第一层金属布线m16通过接触件耦合至n沟道mos晶体管ns2和ns0的源极。第一层金属布线m17通过接触件耦合至栅电极g5。第一层金属布线m17耦合至搜索线sl0。第一层金属布线m18通过接触件耦合至栅电极g6。第一层金属布线m18耦合至搜索线/sl0。第一层金属布线m19通过接触件耦合至p沟道mos晶体管pm2的漏极、n沟道mos晶体管nd2的漏极和栅电极g3。第一层金属布线m110通过接触件耦合至p沟道mos晶体管pm1的漏极、n沟道mos晶体管nd1的漏极和栅电极g4。第一层金属布线m111通过接触件耦合至p沟道mos晶体管pm1和pm2的漏极。第一层金属布线m111耦合至电源电位布线vdd。第一层金属布线m112通过接触件耦合至n沟道mos晶体管nd1和nd2的漏极。第一层金属布线m112耦合至接地电位布线vss。

如图27所示，沿着y方向在用于存储单元mc00的形成区域中设置第二层金属布线(m20-m25)。第二层金属布线m20配置位线bl1。第二层金属布线m20通过过孔1耦合至第一层金属布线m14。第二层金属布线m21配置搜索线/sl0。第二层金属布线m21通过过孔1耦合至第一层金属布线m18。第二层金属布线m22配置接地电位布线vss。第二层金属布线m22通过过孔1耦合至第一层金属布线m16和m112。第二层金属布线m23配置电源电位布线vdd。第二层金属布线m23通过过孔1耦合至第一层金属布线m111。第二层金属布线m24配置搜索线sl0。第二层金属布线m24通过过孔1耦合至第一层金属布线m17。第二层金属布线m25配置位线bl0。第二层金属布线m25通过过孔1耦合至第一层金属布线m13。

根据示例性实施例3的布局结构，可以获得以下效果。

字线wle0和wlo0使用第一层金属布线(m11、m12)在y方向(竖直方向)上布线。搜索线对(sl0、/sl0)和位线对(bl0、bl1)使用第二层金属布线(m24、m21、m25、m20)在x方向(水平方向)上布线。图24和图25中的每个存储单元的配置不需要第三层金属布线。因此，可以用少量的布线层实现存储单元。因此，第三层金属布线以及与第三层以上的第四层、第五层等相对应金属布线可以被用作用于信号等的布线区域(布线)。

顺便提及，根据需要，接地电位布线vss和电源电位布线vdd可以通过第三层金属布线配置，以稳定电源电位和地电位。

此外，由于匹配线ml0以及搜索线sl0和/sl0可通过较低层布线，因此可以减小在用于向上放置层的过孔部分处生成的寄生电容。因此，匹配线ml0以及搜索线sl0和/sl0的负载电容可以整体降低。因此，可以预期bcam的搜索操作中的低功耗及其速度增强。

(修改例3)

接下来将使用图28至图30描述示例性实施例3的修改例。修改例3是将修改例2中描述的局部接地布线lvss和匹配线控制电路mlca的配置应用于示例性实施例3中的bcam的配置示例。

图28是示出根据修改例3的bcam中的每个存储单元的电路示例的示图。图29是示出由第一层金属布线形成的bcam中的存储单元的布局布置的示图。图30是示出由第二层金属布线形成的bcam中的存储单元的布局布置的示图。

在图28中，与图25不同之处在于：n沟道mos晶体管ns0、ns2、ns01和ns21的源极耦合至局部接地布线lvss。由于其他配置与图24中的配置相同，因此将省略它们的描述。

在图29中，与第一图26不同的是：第一层金属布线m16被配置为局部接地布线lvss。由于其他配置与图25中的配置相同，因此将省略它们的描述。

在图30中，与图27不同之处在于：第二层金属布线m22仅耦合至第一层金属布线m112(第二层金属布线m22不通过过孔1耦合至第一层金属布线m16)。由于其他配置与图26中的配置相同，因此将省略它们的描述。

根据修改例3，可以获得示例性实施例3的效果以及示例性实施例2的修改例2的效果。

(修改例4)

接下来将使用图31和图32描述示例性实施例3的修改例。在修改例4中，将图26(示例性实施例3的修改例2)中描述的两个p型阱区pw1和pw2形成为一个p型阱区pw，并且将p型阱区pw1中形成的n型杂质区域n1形成在p型阱区pw内。图31是示出根据修改例4的由第一层金属布线形成的bcam的存储单元的布局布置的示图。图32是示出根据修改例4的由第二层金属布线形成的bcam的存储单元的布局布置的示图。

如图31所示，在用于存储单元mc00的形成区域中，n型杂质区域n1和n2被布置在p型阱区pw中，以在x方向上平行延伸。n型杂质区域n1被布置在p型杂质区域p1和n型杂质区域n2之间。因此，n沟道mos晶体管nt1、nd1、nd2和nt2被布置在p沟道mos晶体管pm1和pm2与n沟道mos晶体管ns0-ns3之间。n型阱区nw与平面图中左侧形成的存储单元共享。此外，p型阱区pw与平面图中右侧形成的存储单元共享。由于其他配置与图26中的配置相同，因此将省略它们的描述。

在图32中，与图27不同之处在于：第一层金属布线m112和第二层金属布线m22(接地电位布线vss)的耦合位置以及第一层金属布线m111和第二层金属布线m23(电源电位布线vdd)的耦合位置与p沟道mos晶体管pm1和pm2的布置位置以及n沟道mos晶体管nt1、nd1、nd2和nt2的布置位置的变化相关联地变化。由于其他配置与图26中的配置相同，因此将省略它们的描述。

根据修改例4，如图31所示，省略了图26(示例性实施例3的修改例2)所示的细长带型n型阱区nw，并且提供了与相邻单元共享的相对较厚的n型阱区nw和p型阱区pw。因此，由于形成n型和p型阱区nw和pw的工艺控制变得相对容易，因此可以利于n型和p型阱区nw和pw的制造。

(修改例5)

接下来将使用图33a和图33b以及图34描述示例性实施例3的修改例。在修改例5中，将修改例2中描述的局部接地布线lvss0和匹配线控制电路mlca的配置应用于修改例4中的存储单元的布局布置。图33a和图33b分别是示出根据修改例5的由第一层金属布线形成的bcam的每个存储单元的布局布置的示图。图33b所示的存储单元对应于在x方向上与图33a所示的存储单元mc00相邻的存储单元mc10。图34是示出根据修改例5的由第二层金属布线形成的bcam的存储单元的布局布置的示图。

在图33a和图33b中，与图31的不同之处在于：第一层金属布线m16被配置为局部接地布线lvss0。由于其他配置与图31中的配置相同，因此将省略它们的描述。

在图33a所示的存储单元mc00中，作为字线wle0的第一层金属布线m11通过接触件耦合至其栅电极g1和g2。另一方面，在图33b所示的存储单元mc10中，作为字线wlo0的第一层金属布线m12通过接触件耦合至栅电极g1和g2。

在图34中，与图32不同之处在于：作为接地电位布线vss的第二层金属布线m22仅通过过孔1耦合至第一层金属布线m112(第二层金属布线m22不通过过孔1耦合至第一层金属布线m16)。由于其他配置与图32中的配置相同，因此将省略它们的描述。

根据修改例5，可以获得与修改例2和4中的每一个相似的效果。[示例性实施例4]

接下来将使用图35和图36描述示例性实施例4。在示例性实施例2中，通过使用存储单元mc00和mc10中的两个来配置tcam单元tcel。在示例性实施例4中，通过使用存储单元mc00和mc01中的两个来配置tcam单元tcel。此外，在存储单元的布局布置中使用修改例4(图31)。图35是示出根据示例性实施例4的由第一层金属布线形成的tcam的存储单元的布局布置的示图。图36是示出根据示例性实施例4的由第二层金属布线形成的tcam的存储单元的布局布置的示图。

在图35中，tcam单元tcel具有沿x方向设置的两个n型阱区nw1和nw2以及设置在n型阱区nw1和nw2之间的p型阱区pw，它们形成在半导体衬底的表面中。

在用于存储单元mc00的形成区域中，五个栅电极(g1-g5)在y方向上延伸。栅电极g1配置n沟道mos晶体管nt1的栅电极。栅电极g2配置n沟道mos晶体管nt2的栅电极。栅电极g3配置p沟道mos晶体管pm1、n沟道mos晶体管nd1和n沟道mos晶体管ns3的栅电极。栅电极g4配置p沟道mos晶体管pm2、n沟道mos晶体管nd2和n沟道mos晶体管ns3的栅电极。栅电极g5配置n沟道mos晶体管ns2的栅电极。

在用于存储单元mc01的形成区域中，五个栅电极(g1-g5)在y方向上延伸。栅电极g1配置n沟道mos晶体管nt1的栅电极。栅电极g2配置n沟道mos晶体管nt2的栅电极。栅电极g3配置p沟道mos晶体管pm1、n沟道mos晶体管nd1和n沟道mos晶体管ns3的栅电极。栅电极g4配置p沟道mos晶体管pm2、n沟道mos晶体管nd2和n沟道mos晶体管ns1的栅电极。栅电极g5配置n沟道mos晶体管ns0的栅电极。

n型杂质区域n1、n2和n3被设置在p型阱区pw中，以便沿着x方向彼此分离。n型杂质区域n1配置存储单元mc00中的n沟道mos晶体管nt1、nd1、nd2和nt2的源极或漏极。n型杂质区域n2配置数据比较电路dcmp中包括的n沟道mos晶体管ns2、ns3、ns1和ns0的源极或漏极。n型杂质区域n3配置存储单元mc01中的n沟道mos晶体管nt1、nd1、nd2和nt2的源极或漏极。

沿着x方向在n型阱区nw1中设置p型杂质区域p1。p型杂质区域p1配置存储单元mc00中的p沟道mos晶体管pm1和pm2的源极或漏极。

沿着x方向在n型阱区nw2中设置p型杂质区域p2。p型杂质区域p2配置存储单元mc01中的p沟道mos晶体管pm1和pm2的源极或漏极。

如图35所示，在用于存储单元mc00和mc01的形成区域中设置第一层金属布线(m11-m19、m110-m112、m11-m14、m19、m110-m112)。

首先将描述第一层金属布线(m11-m19、m110-m112)。第一层金属布线m11配置沿x方向设置的字线wle0，并通过接触件耦合至栅电极g1和g2。第一层金属布线m12配置沿x方向提供的字线wlo0。第一层金属布线m12通过用于存储单元mc00的形成区域中的接触件耦合至栅电极g1和g2。第一层金属布线m13通过接触件耦合至n沟道mos晶体管nt2的源极或漏极。第一层金属布线m13耦合至位线bl0。第一层金属布线m14通过接触件耦合至n沟道mos晶体管nt1的源极或漏极。第一层金属布线m14耦合至位线bl1。第一层金属布线m15配置沿x方向设置的匹配线ml0。第一层金属布线m15通过接触件耦合至n沟道mos晶体管ns3和ns1的漏极。第一层金属布线m16配置沿x方向设置的接地电位布线vss。第一层金属布线m16通过接触件耦合至n沟道mos晶体管ns2和ns0的源极。第一层金属布线m17通过接触件耦合至用于存储单元mc01的形成区域中的栅电极g5。第一层金属布线m17耦合至搜索线sl0。第一层金属布线m18通过接触件耦合至用于存储单元mc01的形成区域中的栅电极g5。第一层金属布线m18耦合至搜索线/sl0。第一层金属布线m19通过接触件耦合至p沟道mos晶体管pm2的漏极、n沟道mos晶体管nd2的漏极和栅电极g3。第一层金属布线m110通过接触件耦合至p沟道mos晶体管pm1的漏极、n沟道mos晶体管nd1的漏极和栅电极g4。第一层金属布线m111通过接触件耦合至p沟道mos晶体管pm1和pm2的漏极。第一层金属布线m111耦合至电源电位布线vdd。第一层金属布线m112通过接触件耦合至n沟道mos晶体管nd1和nd2的漏极。第一层金属布线m112耦合至接地电位布线vss。

接下来将描述用于存储单元mc01的形成区域中的第一层金属布线(m11-m14、m19、m110-m112)。第一层金属布线m11配置沿x方向设置的字线wle1，并通过接触件耦合至栅电极g1和g2。第一层金属布线m12配置沿x方向设置的字线wlo1。第一层金属布线m12通过用于存储单元mc01的形成区域中的接触件耦合至栅电极g1和g2。第一层金属布线m13通过接触件耦合至n沟道mos晶体管nt2的源极或漏极。第一层金属布线m13耦合至位线bl0。第一层金属布线m14通过接触件耦合至n沟道mos晶体管nt1的源极或漏极。第一层金属布线m14耦合至位线bl1。第一层金属布线m19通过接触件耦合至p沟道mos晶体管pm2的漏极、n沟道mos晶体管nd2的漏极和栅电极g3。第一层金属布线m110通过接触件耦合至p沟道mos晶体管pm1的漏极、n沟道mos晶体管nd1的漏极和栅电极g4。第一层金属布线m111通过接触件耦合至p沟道mos晶体管pm1和pm2的漏极。第一层金属布线m111耦合至电源电位布线vdd。第一层金属布线m112通过接触件耦合至n沟道mos晶体管nd1和nd2的漏极。第一层金属布线m112耦合至接地电位布线vss。

如图36所示，第二层金属布线(m20-m25)沿着y方向设置在用于存储单元mc00和m01的形成区域中。

第二层金属布线m20配置位线bl1。第二层金属布线m20通过过孔1耦合至第一层金属布线m14和m14。第二层金属布线m21配置搜索线/sl0。第二层金属布线m21通过过孔1耦合至第一层金属布线m18。第二层金属布线m22配置接地电位布线vss。第二层金属布线m22通过过孔1耦合至第一层金属布线m16、m112和m112。第二层金属布线m23配置电源电位布线vdd。第二层金属布线m23通过过孔1耦合至第一层金属布线m111和m111。第二层金属布线m24配置搜索线sl0。第二层金属布线m24通过过孔1耦合至第一层金属布线m17。第二层金属布线m25配置位线bl0。第二层金属布线m25通过过孔1耦合至第一层金属布线m13和m13。

顺便提及，当应用修改例2中描述的局部接地布线lvss0和匹配线控制电路mlca的配置时，第一层金属布线m16被配置为局部接地布线lvss0。在这种情况下，在第一层金属布线m16中，删除与第二层金属布线m22对应的部分相关联的过孔1，使得第一层金属布线m16不通过过孔1耦合至第二层金属布线m22。

[示例性实施例5]

接下来将使用图37至图39描述示例性实施例5。示例性实施例5是应用于双端口类型存储单元2pcel的示例。图37是示出根据示例性实施例5的双端口型存储单元的电路示例的示图。图38是示出由第一层金属布线形成的双端口型存储单元的布局布置的示图。图39是示出由第二层金属布线和第三层金属布线形成的双端口型存储单元的布局布置的示图。

在图37中，与图5的不同之处在于：用于读端口的两个n沟道mos晶体管(ns3和ns2以及ns1和ns0)分别设置在存储单元mc00和mc10中。根据它们的设置，提供了用于读端口的两条字线rwl0和rwl1以及用于读端口的位线rbl。字线wlo0和wle0可以被配置为用于写端口的字线。

在存储单元mc00中，n沟道mos晶体管ns2的源极-漏极路径和n沟道mos晶体管ns3的源极-漏极路径串联耦合在位线rbl和接地电位布线vss之间。n沟道mos晶体管ns2的栅极耦合至用于读端口的字线rwl1。n沟道mos晶体管ns3的栅极耦合至存储单元mc00中的第二存储节点mb1。

在存储单元mc10中，n沟道mos晶体管ns0的源极-漏极路径和n沟道mos晶体管ns1的源极-漏极路径串联耦合在位线rbl和接地电位布线vss之间。n沟道mos晶体管ns0的栅极耦合至用于读端口的字线rwl0。n沟道mos晶体管ns1的栅极耦合至存储单元mc10中的第一存储节点mt2。

通过上述配置，配置了双端口型存储单元2pcel。例如，在存储单元mc00中，当在第二存储节点mb1在其中存储高电平“1”的情况下字线rwl1被设置到如高电平的选择电平时，n沟道mos晶体管ns2和ns3分别设置到导通状态。因此，预充电到高电平的位线rbl的电位被转换到低电平侧。因此，存储在存储单元mc00中的数据被读取到位线rbl。此外，当在第二存储节点mb1在其中存储低电平“0”的情况下字线rwl1被设置到如高电平的选择电平时，n沟道mos晶体管ns2设置到导通状态，但是n沟道mos晶体管ns3保持截止状态。因此，保持预充电到高电平的位线rbl的电位。因此，存储在存储单元mc00中的数据被读取到位线rbl。

在图38中，与图11不同的是：在用于存储单元mc00和mc10的形成区域中，栅电极g4沿y方向延伸，栅电极g5沿y方向设置，n型杂质区域n3形成在p型阱区pw2内，并且新设置了第一层金属布线m140-m144。因此，用于读端口的两个n沟道mos晶体管(ns3和ns2以及ns1和ns0)分别形成在用于存储单元mc00和mc10的形成区域中。由于其他配置与图11中的配置相同，因此将省略它们的描述。

在图38中，n型杂质区域n3配置n沟道mos晶体管(ns2、ns3、ns1、ns0)的源极或漏极。在用于存储单元mc00的形成区域中，栅电极g5配置n沟道mos晶体管ns2的栅极。在用于存储单元mc10的形成区域中，栅电极g5配置n沟道mos晶体管ns1的栅极。

第一层金属布线m140通过接触件耦合至配置n沟道mos晶体管ns3和ns1的漏极的n型杂质区域n3。第一层金属布线m140通过过孔1耦合至位线rbl。第一层金属布线m141通过接触件耦合至n沟道mos晶体管ns2的栅极。第一层金属布线m141通过过孔1耦合至字线rwl1。第一层金属布线m142通过接触件耦合至配置n沟道mos晶体管ns3的源极的n型杂质区域n3。第一层金属布线m142通过过孔1耦合至接地电位布线vss。第一层金属布线m143通过接触件耦合至n沟道mos晶体管ns0的栅极。第一层金属布线m143通过过孔1耦合至字线rwl0。第一层金属布线m144通过接触件耦合至配置n沟道mos晶体管ns0的源极的n型杂质区域n3。第一层金属布线m144通过过孔1耦合至接地电位布线vss。

在图39中，与图13不同之处在于：第二层金属布线m210-m213沿着y方向设置，并且第三层金属布线m306和m307沿着x方向设置。由于其他配置与图13中的配置相同，因此将省略它们的描述。

在图39中，第二层金属布线m210配置字线rwl0。第二层金属布线m210通过过孔1耦合至第一层金属布线m143。第二层金属布线m211配置字线rwl1。第二层金属布线m211通过过孔1耦合至第一层金属布线m143。第二层金属布线m212是接地电位布线vss。接地电位布线vss通过过孔1耦合至第一层金属布线m142和m144。第二层金属布线m213通过过孔1耦合至第一层金属布线m140。第二层金属布线m213通过过孔2耦合至第三层金属布线m306。

第三层金属布线m306配置位线rbl。第三层金属布线m306被布置成在位线bl1(m303)和接地电位布线vss(m304)之间平行延伸。第三层金属布线m307是传输布线，并且被布置为在电源电位布线vdd(m302)和位线bl1(m303)之间平行延伸。顺便提及，可以不设置第三层金属布线m307。

根据示例性实施例5，可以配置能够获得与实施例和示例性实施例1类似的效果的双端口类型存储器。

[示例性实施例6]

接下来将使用图40和图41描述示例性实施例6。在示例性实施方式6中，使用finfet结构来布置根据图31的修改例4的bcam的存储单元的布局布置。图40是示出根据示例性实施例6的由第一层金属布线形成的bcam的存储单元的布局布置的示图。图41是示出根据示例性实施例6的由第二层金属布线形成的bcam的存储单元的布局布置的示图。顺便提及，bcam的存储单元的电路配置与图25相同。

在图40中，用于存储单元mc00的形成区域包括沿y方向设置的栅电极g1-g6、沿x方向设置的n型阱区nw以及邻近n型阱区nw且沿x方向设置的p型阱区pw。n型阱区域nw与在平面图中形成在其左侧的存储单元共享。此外，p型阱区pw沿y方向设置，并与在平面图中形成在其右侧的存储单元共享。此外，在用于存储单元mc00的形成区域中，设置作为沿y方向设置的第0层金属线的局部互连布线(lic1-lic11)以及沿x方向设置的第一层金属线(m11-m19、m110-m112)。

栅电极g1配置n沟道mos晶体管nt1的栅极。栅电极g2配置n沟道mos晶体管nt2的栅极。栅电极g3配置p沟道mos晶体管pm1、n沟道mos晶体管nd1和n沟道mos晶体管ns3的栅极。栅电极g4配置p沟道mos晶体管pm2、n沟道mos晶体管nd2和n沟道mos晶体管ns1的栅极。栅电极g5配置n沟道mos晶体管ns0的栅极。栅电极g6配置n沟道mos晶体管ns2的栅极。

p型杂质区域p1沿x方向布置在n型阱区nw中。p型杂质区域p1用作p沟道mos晶体管pm1和pm2的源极或漏极。

n型杂质区域n11、n12、n21、n22和n23被布置在p型阱区pw中，以在x方向上平行延伸。n型杂质区域n11和n12布置在p型杂质区域p1和n型杂质区域n21之间。n型杂质区域n11和n12配置n沟道mos晶体管nt1、nd1、nd2和nt2的源极或漏极。n沟道mos晶体管nt1、nd1、nd2和nt2中的每一个都具有两个晶体管并联耦合的配置。

n型杂质区域n21、n22和n23配置n沟道mos晶体管ns0-ns3的源极或漏极。n沟道mos晶体管ns0-ns3中的每一个都具有三个晶体管并联耦合的配置。n沟道mos晶体管nt1、nd1、nd2和nt2布置在p沟道mos晶体管pm1和pm2与n沟道mos晶体管ns0-ns3之间。

第一层金属布线m11配置字线wle0。m11通过接触件耦合至栅电极g1和g2。第一层金属布线m12配置字线wlo0。m12通过用于存储单元mc10的形成区域中的接触件耦合至栅电极g1和g2。第一层金属布线m13通过接触件耦合至lic4。lic4耦合至配置n沟道mos晶体管nt2的源极的n型杂质区域n11和n12。m13耦合至位线bl1。第一层金属布线m14通过接触件耦合至lic5。lic5耦合至配置n沟道mos晶体管nt1的源极的n型杂质区域n11和n12。m14耦合至位线bl0。第一层金属布线m15配置匹配线ml0。m15通过接触件耦合至lic9。lic9耦合至配置n沟道mos晶体管ns1和ns3的漏极的n型杂质区域n21、n22和n23。第一层金属布线m16通过接触件耦合至lic7和lic11。lic7耦合至配置n沟道mos晶体管ns0的源极的n型杂质区域n21、n22和n23。lic11耦合至配置n沟道mos晶体管ns2的源极的n型杂质区域n21、n22和n23。m16耦合至接地电位布线vss。第一层金属布线m17通过接触件耦合至栅电极g5。m17耦合至搜索线sl0。第一层金属布线m18通过接触件耦合至栅电极g6。m18耦合至搜索线/sl0。第一层金属布线m19通过接触件耦合至栅电极g3和lic3。lic3耦合至配置p沟道mos晶体管pm2的漏极的p型杂质区域p1以及配置n沟道mos晶体管nd2的漏极的n型杂质区域n11和n12。第一层金属布线m110通过接触件耦合至栅电极g4和lic2。lic2耦合至配置p沟道mos晶体管pm1的漏极的p型杂质区域p1以及配置n沟道mos晶体管nd1的漏极的n型杂质区域n11和n12。第一层金属布线m111通过接触件耦合至lic1。lic1耦合至配置p沟道mos晶体管pm1和pm2的源极的p型杂质区域p1。m111耦合至电源电位布线vdd。第一层金属布线m112通过接触件耦合至lic6。lic6耦合至配置n沟道mos晶体管nd1和nd2的源极的n型杂质区域n11和n12。顺便提及，lic8耦合至配置n沟道mos晶体管ns2的漏极或n沟道mos晶体管ns3的源极的n型杂质区域n21、n22和n23。lic10耦合至配置n沟道mos晶体管ns0的漏极或n沟道mos晶体管ns1的源极的n型杂质区域n21、n22和n23。

在图41中，如图27所示，沿着y方向在用于存储单元mc00的形成区域中设置第二层金属布线(m20-m25)。

第二层金属布线m20配置位线bl1。第二层金属布线m20通过过孔1耦合至第一层金属布线m14。第二层金属布线m21配置搜索线/sl0。第二层金属布线m21通过过孔1耦合至第一层金属布线m18。第二层金属布线m22配置接地电位布线vss。第二层金属布线m22通过过孔1耦合至第一层金属布线m16和m112。第二层金属布线m23配置电源电位布线vdd。第二层金属布线m23通过过孔1耦合至第一层金属布线m111。第二层金属布线m24配置搜索线sl0。第二层金属布线m24通过过孔1耦合至第一层金属布线m17。第二层金属布线m25配置位线bl0。第二层金属布线m25通过过孔1耦合至第一层金属布线m13。

当将修改例2中描述的局部接地布线lvss和匹配线控制电路mlca的配置应用于示例性实施例6时，即，在第一层金属布线m16被配置为局部接地布线lvss的情况下，当第二层金属布线m22仅通过过孔1耦合至第一层金属布线m112时(其不耦合至第一层金属布线m16)，删除与第一层金属布线m16中与第二层金属布线m22相对应的部分相关联的过孔1，使得第一层金属布线m16不通过过孔1耦合至第二层金属布线m22。因此，第一层金属布线m16可以被配置为局部接地布线lvss。

根据示例性实施例6，可以获得以下效果。

由于第一层金属布线(m11-m19、m110-m112)的布线间距等间隔并且仅采用线性图案，因此便于制造。

由于第二层金属布线(m20-m25)的布线间距等间隔并且仅采用线性图案，因此便于制造。

与修改例4相同，配置与每个相邻单元共享的相对较厚的n型阱区nw和p型阱区pw。因此，由于在形成n型和p型阱区nw和pw时的工艺控制变得相对容易，所以可以利于n型和p型阱区nw和pw的制造。

虽然上文已经基于示例性实施例具体描述了发明人做出的本发明，但是本发明不限于上述实施例和示例性实施例。不用说，本发明可以各种方式进行修改。