多晶硅电阻的制备方法及多晶硅电阻与流程

本发明涉及半导体芯片制造工艺技术领域，尤其涉及多晶硅电阻及其制备方法。

背景技术：

在半导体制造工艺中，多晶硅薄膜是一种应用极为广泛的半导体材料，它通常被用制作金属氧化物半导体晶体管的栅极，因为考虑到栅极速度，它通常会被高浓度的掺杂，而且在集成电路中，多晶硅电阻也同时被用来作为电阻器。

然而，现有多晶硅高阻结构中，一般采用在炉管中，利用三氯氧磷(pocl3)对多晶硅进行掺杂，由于掺杂的离子在高温下会扩散，使重掺杂的离子会扩散到轻掺杂区域，影响到轻掺杂区的离子浓度，从而影响到轻掺杂区的多晶硅高阻的阻值，使多晶硅电阻的阻值发生变化，导致多晶硅电阻在集成电路中的工作稳定性下降。

技术实现要素：

有鉴于此，本发明提供一种提高电阻的阻值、多晶硅电阻的集成度和降低制备成本的多晶硅电阻的制备方法，来解决上述存在的技术问题，一方面，采用一下具体技术方案来实现。

一种多晶硅电阻的制备方法，其包括以下工艺步骤：

步骤s101：提供一个衬底，在所述衬底上形成第一氧化硅层；

步骤s102：在所述第一氧化硅层上形成多晶硅层，向所述多晶硅层注入离子；

步骤s103：对所述多晶硅层进行光刻和刻蚀，间隔形成依次排列在所述第一氧化硅层上的第一部分、第二部分及第三部分，贯穿所述第一部分的多个第一接触孔，在所述第一部分与所述第二部分之间形成第二接触孔，在所述第二部分与所述第三部分之间形成第三接触孔；

步骤s104：在所述第一接触孔、所述第二接触孔及所述第三接触孔内填充第二氧化硅层；

步骤s105：在所述第一部分、所述第二部分、所述第三部分及所述第二氧化硅层的上表面形成第三氧化硅层；

步骤s106：刻蚀去除所述第一部分及所述第三部分的上表面的第三氧化硅层；

步骤s107：向未被所述第三氧化硅层覆盖的所述第一部分及所述第三部分注入离子；

步骤s108：去除所述第一接触孔、所述第二接触孔及所述第三接触孔内的第二氧化硅层、与所述第一接触孔、所述第二接触孔及所述第三接触孔位置对应的第一氧化硅层及剩余的所述第三氧化硅层，最后得到多晶硅电阻。

另一方面，本发明还提供一种多晶硅电阻，所述多晶硅电阻采用上述多晶硅电阻的制备方法制备而成。

本发明提供一种多晶硅电阻的制备方法的有益效果为：在所述第一氧化硅层上形成多晶硅层并注入离子，之后刻蚀所述多晶硅层形成间隔排列的第一部分、第二部分及第三部分，可以减小所述第一部分、所述第二部分及所述第三部分之间的间距，从而提高了所述多晶硅电阻的集成度。在所述第一接触孔、所述第二接触孔及所述第三接触孔内填充所述第二氧化硅层，有效防止了离子在高温下相互扩散，从而影响所述多晶硅电阻的阻值，所述第三氧化层覆盖所述第二部分，在后续注入离子和离子扩散时，避免了杂质对所述衬底的影响，且可以向所述第一部分及所述第三部分进行高浓度的离子注入，从而提高了所述多晶硅电阻的阻值精度，所述第一接触孔、所述第二接触孔及所述第三接触孔是在所述多晶硅层第一次注入离子后刻蚀形成的，减小了所述多晶硅电阻的面积，降低了制备成本，从而提高了所述多晶硅电阻的工作稳定性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明多晶硅电阻的制备流程图；

图2至图8为本发明多晶硅电阻的制备过程图；

图9为本发明多晶硅电阻的结构示意图。

图中：多晶硅电阻1；衬底10；第一氧化硅层20；多晶硅层30；第一部分31；第二部分32；第三部分33；第一接触孔41；第二接触孔42；第三接触孔43；第二氧化硅层44；第三氧化硅层45。

具体实施方式

为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。

在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

参阅图1至图8，一方面，本发明提供一种多晶硅电阻1的制备方法，其包括一下工艺步骤：

步骤s101：提供一个衬底10，在所述衬底10上形成第一氧化硅层20；

步骤s102：在所述第一氧化硅层20上形成多晶硅层30，向所述多晶硅层20注入离子；

步骤s103：对所述多晶硅层30进行光刻和刻蚀，间隔形成依次排列在所述第一氧化硅层20上的第一部分31、第二部分32及第三部分33，贯穿所述第一部分31的多个第一接触孔41，在所述第一部分31与所述第二部分32之间形成第二接触孔42，在所述第二部分32与所述第三部分33之间形成第三接触孔43；

步骤s104：在所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内填充第二氧化硅层44；

步骤s105：在所述第一部分31、所述第二部分32、所述第三部分33及所述第二氧化硅层44的上表面形成第三氧化硅层45；

步骤s106：刻蚀去除所述第一部分31及所述第三部分33的上表面的第三氧化硅层45；

步骤s107：向未被所述第三氧化硅层45覆盖的所述第一部分31及所述第三部分33注入离子；

步骤s108：去除所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内的第二氧化硅层44、与所述第一接触孔41及所述第二接触孔42位置对应的第一氧化硅层20及剩余的所述第三氧化硅层45，最后得到多晶硅电阻1。

本发明通过在所述第一氧化硅层20上形成多晶硅层30并注入离子，之后刻蚀所述多晶硅层30形成间隔排列的第一部分31、第二部分32及第三部分33，可以减小所述第一部分31、所述第二部分32及所述第三部分33之间的间距，从而提高了所述多晶硅电阻1的集成度。在所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内填充所述第二氧化硅层44，有效防止了杂质在高温下相互扩散和对所述多晶硅电阻1的阻值造成影响，所述第三氧化层45覆盖所述第二部分32，在后续注入离子和离子扩散时，避免了杂质对所述衬底10的影响，且可以向所述第一部分31及所述第三部分33进行高浓度的离子注入，从而提高了所述多晶硅电阻1的阻值精度，所述第一接触孔41、所述第二接触孔42及所述第三接触孔43是在所述多晶硅层30第一次注入离子后刻蚀形成的，减小了所述多晶硅电阻1的面积，提高了所述多晶硅电阻1的集成度，降低了制备成本。

参阅图2，具体的，所述步骤s101中，提供一个衬底10，在所述衬底10上形成第一氧化硅层20。其中，所述衬底10可以是硅衬底、锗硅衬底、ⅲ-ⅴ族元素化合物衬底10或本领域技术人员公知的其他半导体材料衬底10，本实施方式中采用的是硅作为所述衬底10的材料。更具体地，本实施方式中采用的衬底10中可以形成有mos场效应含硅材料或硅化合物等，对于双极型电路提供的所述衬底10通常为p(111)晶向的衬底10。在所述衬底10表面形成第一氧化硅层20的技术有多种：热氧化生长，热分解淀积，外延生长，真空蒸发，反应溅射及阳极氧化法等。其中热生长氧化在集成电路工艺中较为普遍，其操作简便，且所述第一氧化硅层20致密，可以作为扩散掩蔽层，通过光刻易形成定域或扩散图形等，所述第一氧化硅层20可以减小所述衬底10的上表面的应力，便于后续制备工艺。

参阅图3，具体的，所述步骤s102中，采用化学气相沉积技术在所述第一氧化硅层20的上表面沉积多晶硅。在本实施方式中，所述多晶硅层30形成的具体过程为：反应气体输送到沉积区并扩散到所述第一氧化硅层20的上表面，反应物分子吸附在所述第一氧化硅层20的上表面，反应物分子间的化学反应，生成的硅原子在所述第一氧化硅层20的上表面迁移、聚集、沉积，反应物的副产物脱吸附并离开沉积区。形成所述多晶硅层30之后，采用离子注入的方式进行轻掺杂，注入的离子为磷或者硼，所述第一氧化硅层20的厚度小于所述多晶硅层30的厚度。

参阅图4，具体的，所述步骤s103中，先在所述多晶硅层30的上表面间隔涂覆光刻胶，采用干法刻蚀技术去除部分所述多晶硅层30，间隔形成依次排列在所述第一氧化硅层20上的第一部分31、第二部分32及第三部分33。在本实施方式中，所述第一接触孔41、所述第二接触孔42及所述第三接触孔43的尺寸在0～1微米之间。形成所述第一接触孔41的具体过程为：在所述多晶硅层30的上表面形成刻蚀阻挡层，然后在刻蚀阻挡层上形成光刻胶层，之后采用具有所述第一接触孔41图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述第一接触孔41图形的光刻胶层。以具有所述第一接触孔41图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第一接触孔41的图形开口。然后以具有所述第一接触孔41图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述多晶硅层30的区域，进而在所述多晶硅层30内形成所述第一接触孔41，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。所述第二接触孔42及所述第三接触孔43与所述第一接触孔41采用上述相同的制备方法获得，形成的所述第一接触孔41、所述第二接触孔42及所述第三接触孔43均位于所述第一氧化硅层20的上表面，所述第一接触孔41、所述第二接触孔42及所述第三接触孔43的尺寸可以相同，也可以不同，优选所述第一接触孔41、所述第二接触孔42及所述第三接触孔43的尺寸相同，这样可以采用一次光刻和刻蚀，减少制备工艺流程，提高了所述多晶硅电阻1的制备效率，也便于后续在所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内填充所述第二氧化硅层44。

参阅图5及图6，具体的，所述步骤s104中，先向所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内采用化学气相沉积法填充第二氧化硅层43并覆盖所述第一部分31、所述第二部分32及所述第三部分33的上表面，刻蚀去除所述第一部分31、所述第二部分32及所述第三部分33的上表面的第二氧化硅层44。在本实施方式中，所述第二氧化硅层44将所述第一接触孔41、所述第二接触孔42及所述第三接触孔43完全填满，所述第二氧化硅层44的厚度在0.5～1.5微米之间，之后采用干法回刻蚀或者化学机械研磨处理技术去除所述多晶硅层30的上表面的所述第二氧化硅层44，保留所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内的所述第二氧化硅层44。可以理解，所述第二氧化硅层44将所述第一部分31、所述第二部分32及所述第三部分33隔离，可以防止所述第一部分31、所述第二部分32及所述第三部分33内的杂质相互扩散，增强了所述多晶硅电阻1的阻值稳定性。

参阅图7，具体的，所述步骤s105中，本实施方式中，在所述第一部分31、所述第二部分32及所述第三部分33的上表面采用热氧化法形成一层第三氧化硅层45，所述第一部分31为所述多晶硅电阻1的低阻逻辑栅极区，所述第二部分32为所述多晶硅电阻1的高阻电阻器区，所述第三部分33为所述多晶硅电阻1的低阻电阻器区，所述第一氧化硅层20、所述第三氧化硅层44及所述第二氧化硅层45的厚度依次增大，所述第一氧化硅层20可以作为刻蚀阻挡层，防止所述衬底10被刻蚀和玷污，也可以减小所述衬底10的上表面的应力，所述第三氧化硅层45可以作为注入阻挡层，防止所述第二部分32被注入离子，从而影响所述第二部分32的阻值，优选形成的所述第三氧化硅层45的厚度在0.1～0.3微米之间，提高了所述多晶硅电阻1的阻值精度，也提高了所述多晶硅电阻1的工作稳定性。

参阅图8，具体的，所述步骤s106中，在本实施方式中，对所述第三氧化硅层45进行光刻和湿法腐蚀，去除所述第一部分31及所述第二部分32对应的第三氧化硅层45，保留所述第二部分32的上表面、部分所述第二接触孔42及部分所述第三接触孔43上的第三氧化硅层45。其中，在进行光刻时，光刻胶覆盖的范围为：覆盖所述第二部分32并延伸至所述第二接触孔42及所述第三接触孔43的上表面，优选所述第二接触孔42及所述第三接触孔43的宽度为1微米，所述光刻胶延伸至所述第二接触孔42及所述第三接触孔43的上表面的宽度为0.5微米处。在进行湿法腐蚀时，优选采用100：1的稀释氢氟酸溶液对未被所述光刻胶覆盖的所述第三氧化硅层45，便于控制对所述第三氧化硅层45的腐蚀时间，在腐蚀的厚度大于所述第三氧化硅层45的厚度，保留所述第二接触孔42及所述第三接触孔43内的第二氧化硅层44，便于后续向所述第一部分31及所述第三部分33注入离子，

进一步地，所述步骤s107中，在本实施方式中，在未被所述第三氧化硅层45覆盖的所述第一部分31及所述第三部分33注入三氯氧磷，所述第一部分31及所述第三部分33的掺杂浓度相同，所述第二接触孔42及所述第三接触孔43内的第二氧化硅层44将所述第一部分31、所述第二部分32及所述第三部分33隔开，防止了杂质在所述第一部分31、所述第二部分32及所述第三部分33相互扩散，从而影响所述多晶硅电阻1的阻值，所述第三氧化硅层45覆盖在所述第二部分32的上表面，也避免了所述第二部分32内的杂质向所述第一部分31及所述第三部分33内扩散，进一步提高了所述多晶硅电阻1的阻值的精度。

进一步地，所述步骤s108中，在本实施方式中，采用湿法腐蚀技术去除所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内的第二氧化硅层44、与所述第一接触孔41、所述第二接触孔42及所述第三接触孔43位置对应的第一氧化硅层20及剩余的所述第三氧化硅层45。

另一方面，参阅图9，本发明还提供一种多晶硅电阻1，所述多晶硅电阻1采用上述多晶硅电阻1的制备方法制备而成，所述多晶硅电阻1包括：衬底10，形成在所述衬底10上的第一氧化硅层20，间隔形成依次排列在所述第一氧化硅层20上的第一部分31、第二部分32及第三部分33，贯穿所述第一部分31的多个第一接触孔41，形成在所述第一部分31与所述第二部分32之间的第二接触孔42及所述第二部分32与所述第三部分33之间的第三接触孔43。在本实施方式中，所述第一部分31为所述多晶硅电阻1的低阻栅极区，所述第二部分32为所述多晶硅电阻1的高阻区，所述第三部分33为所述多晶硅电阻1的低阻区。

本发明通过在所述多晶硅层30进行刻蚀形成间隔排列的第一部分31、第二部分32及第三部分33，可以控制所述第一部分31、所述第二部分32及所述第三部分33之间的间距，提高所述多晶硅电阻1的集成度。在所述第一接触孔41、所述第二接触孔42及所述第三接触孔43内填充所述第二氧化硅层44，有效防止了离子在高温下相互扩散，避免对所述多晶硅电阻1的阻值造成影响，所述第三氧化层45覆盖所述第二部分32，在后续注入离子和离子扩散时，防止了杂质对所述衬底10的影响，且可以向所述第一部分31及所述第三部分33进行高浓度的离子注入，从而提高了所述多晶硅电阻1的阻值精度，所述第一接触孔41、所述第二接触孔42及所述第三接触孔43是在所述多晶硅层30第一次注入离子后刻蚀形成的，减小了所述多晶硅电阻30的面积，提高了所述多晶硅电阻30的集成度，降低了制备成本，也提高了所述多晶硅电阻的稳定性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。本发明虽然已经作为较佳的实施例公布如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，均仍属于本发明技术方案保护的范围。