高导通低电容的TrenchIGBT的制作方法

本实用新型涉及半导体技术领域，具体涉及一种高导通低电容的Trench IGBT。

背景技术：

传统Trench IGBT的单胞结构如图3所示，包括多晶硅1、接触孔2、正面金属层3、N+源区4、P基区5、N漂移区7、N+缓冲区8、背面P区9、背面金属层10、沟槽氧化层12等；在IGBT导通时，电流由集电极流入,由于PN结具有电导调制作用，使背面的P区的空穴大量进入衬底N/N+区，使此区域电阻大幅下降。但空穴随电流到达P基区时,空穴会从P基区流走,使此区域电阻增大,影响导通效率。

技术实现要素：

为了解决上述技术问题中的不足，本实用新型的目的在于：提供一种高导通低电容的Trench IGBT，能够提高产品的导通效率，使产品开通及关断时的损耗更小。

本实用新型为解决其技术问题所采用的技术方案为：

所述高导通低电容的Trench IGBT，包括IGBT芯片本体，IGBT芯片本体包括P基区，IGBT芯片本体上开有沟槽，P基区的下端设置氧化层隔离带，沟槽的底部设置沟槽底部氧化层。

进一步优选，IGBT芯片本体包括衬底，衬底的上方依次形成N漂移区、P基区以及N+源区，衬底的外延层上蚀刻沟槽，所述沟槽的底部与沟槽底部氧化层相接，沟槽内壁氧化形成沟槽氧化层，并且沟槽内填充多晶硅，沟槽的上方设置绝缘层，并蚀刻有接触孔；IGBT芯片本体的背面设置背面P区，所述IGBT芯片本体的背面设置背面金属层，IGBT芯片本体的正面设置正面金属层。

进一步优选，芯片表面整面作为绝缘层，绝缘层上蚀刻有接触孔，接触孔内设置钨塞。

进一步优选，氧化层隔离带的厚度为0.1-5微米。

进一步优选，相邻两沟槽之间的氧化层隔离带为一条。

进一步优选，两沟槽之间的氧化层隔离带为多条。

进一步优选，衬底为区熔单晶硅或N+掺杂硅片。

进一步优选，绝缘层为硼磷硅玻璃。

与现有技术相比，本实用新型具有以下有益效果：

1、采用多层外延设计制作P基区下方的氧化层隔离带其厚度为0.1-5微米，使空穴到达此处后受到氧化层隔离带的阻挡，减少空穴从P基区流走的数量大大降低此区域的电阻率，提高产品的导通效率。

2、在做完氧化层蚀刻后长的N型外延可以将浓度加大，使比原有低的N型外延浓度高,也可有效阻挡空穴从P基区流走的数量,大大降低此区域的电阻率，提高产品的导通效率。

3、沟槽的底部氧化层有效降低米勒电容使产品开通及关断时的损耗更小。

4、P基区使用外延制作较扩散制程浓度更为均匀，可以使P基区做的更薄，从而沟槽可以挖的更浅，这样有效的降低门极电容，使产品开通及关断时的损耗更小,频率更高。

5、上述描述的N-EPI的说明，可以把P与N互换，则可适用在P-EPI的结构而达到相同的效果。

6、本实用新型亦适用于其它沟槽式元件相类似的架构。

7、本实用新型不局限硅材料，像碳化硅类、氮化镓等半导体材料同样适用。

附图说明

图1本实用新型IGBT芯片本体结构示意图一；

图2本实用新型IGBT芯片本体结构示意图二；

图3本实用新型背景技术中传统Trench IGBT的单胞结构结构示意图；

图4-10本实用新型实施例2IGBT芯片制造流程图；

图11-17本实用新型实施例3IGBT芯片制造流程图；

图18-24本实用新型实施例4IGBT芯片制造流程图；

图25-31本实用新型实施例5IGBT芯片制造流程图。

图中：1、多晶硅；2、接触孔；3、正面金属层；4、N+源区；5、P基区；6、氧化层隔离带；7、N漂移区；8、N+缓冲区；9、背面P区；10、背面金属层；11、沟槽底部氧化层；12、沟槽氧化层；13、P外延层；14、钨塞；15、绝缘层；16、氧化层；17、区熔单晶硅。

具体实施方式

下面结合附图对本实用新型实施例做进一步描述：

实施例1

如图1-2所示，本实用新型所述高导通低电容的Trench IGBT，包括IGBT芯片本体，IGBT芯片本体包括衬底，衬底的上方依次形成N漂移区7、P基区5以及N+源区4，衬底的外延层上蚀刻沟槽，所述沟槽的底部与沟槽底部氧化层11相接，沟槽内壁氧化形成沟槽氧化层12，并且沟槽内填充多晶硅1，沟槽的上方设置绝缘层15，绝缘层15为硼磷硅玻璃及其它氧化物，并蚀刻有接触孔2；IGBT芯片本体的背面设置背面P区9，所述IGBT芯片本体的背面设置背面金属层10，IGBT芯片本体的正面设置正面金属层3，P基区5的下端设置氧化层隔离带6，氧化层隔离带6的厚度为0.1-5微米，相邻两沟槽之间的氧化层隔离带6为一条或多条，沟槽的底部设置沟槽底部氧化层11。

其中，绝缘层15上蚀刻有接触孔2，接触孔2内设置钨塞14；衬底为区熔单晶硅或N+掺杂硅片。

实施例2

如图4-10所示，本实用新型IGBT芯片第一种制造流程步骤如下：

1、使用N+掺杂硅片作为衬底，即N+缓冲区，在N+掺杂硅片上方依次按照设计要求生长N型外延层(即N漂移区7，N型外延层根据设计要求比N+掺杂硅片要淡)及氧化层16，氧化层16厚度0.1-5微米。

2、按设计要求对氧化层16进行蚀刻至N型外延层，保留沟槽底部及P基区5底部的氧化层16(P基区5底部氧化层16可根据两沟槽的间距大小设计为一条或多条)。

3、进行N型外延生长，使N型外延将氧化层16包裹住并进行研磨抛光至氧化层16上方0.1-50微米,二次生长的N外延层浓度可根据设计要求调整，可以与原有外延层相同，也可以不同。

4、生长P外延层13(也可以采取扩散方式)形成P基区5。

5、扩散N+源区4，蚀刻沟槽，至预留沟槽底部氧化层11处，对沟槽进行氧化形成沟槽氧化层12，并进行多晶硅1填充至芯片表面。

6、沉积形成约0.3-3um厚的硼磷硅玻璃作为绝缘层15，并蚀刻出接触孔2。

7、制作芯片正面金属层3，进行背面减薄，根据耐压不同减薄至50-300微米，进行背面P区9的离子注入并高温激活形成背面P区9，最后制作芯片的铝、钛、镍、银的背面金属层10完成芯片制作。

实施例3

如图11-17所示，本实用新型IGBT芯片第二种制造流程步骤如下：

1、使用N+掺杂硅片作为衬底，即N+缓冲区，在N+掺杂硅片上方依次按照设计要求生长N型外延层(即N漂移区7，N型外延层根据设计要求比N+掺杂硅片要淡)及氧化层16，氧化层16厚度0.1-5微米。

2、按设计要求对氧化层16进行蚀刻至N型外延层，保留沟槽底部及P基区5底部的氧化层16(P基区5底部氧化层16可根据两沟槽的间距大小设计为一条或多条)。

3、进行N型外延生长，使N型外延将氧化层16包裹住并进行研磨抛光至氧化层16上方0.1-50微米,二次生长的N外延层浓度可根据设计要求调整，可以与原有外延层相同，也可以不同。

4、生长P外延层13形成P基区5，生长N+外延形成N+源区4。

5、蚀刻沟槽，至预留沟槽底部氧化层11处，并对沟槽进行氧化形成沟槽氧化层12，进行多晶硅1填充至芯片表面。

6、沉积形成约0.3-3um厚的硼磷硅玻璃或绝缘氧化物作为绝缘层15，光刻接触孔2开口，干法蚀刻氧化层16及N+源区4至低于N+源区4表面0.1-0.5um左右。接触孔注入P+离子并激活，金属填充接触孔2填塞钨塞14，形成欧姆接触界面(。

7、制作芯片正面金属层3，进行背面减薄，根据耐压不同减薄至50-300微米，进行背面P区9的离子注入并高温激活形成背面P区9，最后制作芯片的铝、钛、镍、银的背面金属层10完成芯片制作。

实施例4

如图18-24所示，本实用新型IGBT芯片第三种制造流程步骤如下：

1、使用区熔单晶硅17作为衬底在其上方按照设计要求生长氧化层16，氧化层16厚度0.1-5微米。

2、按设计要求对氧化层16进行蚀刻至区熔单晶硅16层，保留沟槽底部及P基区5底部的氧化层16(P基区5底部氧化层16可根据两沟槽的间距大小设计为一条或多条)。

3、进行N型外延生长，使N型外延将氧化层16包裹住并进行研磨抛光至氧化层16上方0.1-50微米。

4、生长P外延层13(也可以采取扩散方式)形成P基区5。

5、蚀刻沟槽，至预留沟槽底部氧化层11处，并对沟槽进行氧化形成沟槽氧化层12，进行多晶硅1填充至芯片表面。

6、沉积形成约0.3-3um厚的硼磷硅玻璃作为绝缘层15，并蚀刻出接触孔2(。

7、制作芯片正面金属层3，进行背面减薄至，根据耐压不同减薄至50-300微米，进行背面N漂移区7注入并高温激活形成N+缓冲区8，进行P区的离子注入并高温激活形成背面P区9(或两次注入完成后再一起高温激活)，最后制作芯片的铝、钛、镍、银的背面金属层10完成芯片制作。

实施例5

如图25-31所示，本实用新型IGBT芯片第四种制造流程步骤如下：

1、使用区熔单晶硅17作为衬底在其上方按照设计要求生长氧化层16，氧化层16厚度0.1-5微米。

2、按设计要求对氧化层16进行蚀刻至区熔单晶硅16层，保留沟槽底部及P基区5底部的氧化层16(P基区5底部氧化层16可根据两沟槽的间距大小设计为一条或多条)。

3、进行N型外延生长，使N型外延将氧化层16包裹住并进行研磨抛光至氧化层16上方0.01-50微米。

4、生长P外延层13形成P基区5，生长N+外延形成N+源区4。

5、蚀刻沟槽，至预留沟槽底部氧化层11处，并对沟槽进行氧化形成沟槽氧化层12，进行多晶硅1填充至芯片表面。

6、沉积形成约0.3-3um厚的硼磷硅玻璃或绝缘氧化物作为绝缘层15，光刻接触孔2开口，干法蚀刻氧化层16及N+源区4至低于N+源区4表面0.1-0.5um左右，接触孔注入P+离子并激活，金属填充接触孔2填塞钨塞14，形成欧姆接触界面。

7、制作芯片正面金属层3，进行背面减薄，根据耐压不同减薄至50-300微米，进行背面N漂移区7注入并高温激活形成N+缓冲区8，进行P区的离子注入并高温激活形成背面P区9(或两次注入完成后再一起高温激活)，最后制作芯片的铝、钛、镍、银的背面金属层10完成芯片制作。

以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。