半导体存储器的制作方法

本实用新型涉及集成电路半导体技术领域，特别涉及一种半导体存储器。

背景技术：

随着半导体产业进入高性能与多功能的集成电路新时代，集成电路内半导体元件的密度会随之增加，从而使半导体元件尺寸之间的间距会随之缩小，进而会使半导体元件中的用于传导电信号的传导部之间的距离也相应的缩减，这将直接导致任意两相邻的传导部之间所产生的寄生电容增加。尤其是，随着半导体尺寸的不断缩减，相邻传导部之间所产生的寄生电容以及由寄生电容带来的干扰越来越明显。

例如，半导体存储器中包括多条位线和多条字线，其中多条位线通常是形成在衬底上并沿着预定方向平行排布。如上所述，随着半导体器件尺寸的不断缩减，相邻的位线之间的间距尺寸也逐渐缩减，从而导致相邻的位线之间极易产生较大的寄生电容，影响半导体存储器的性能。同样的，随着器件尺寸的缩减，字线和位线之间也会随着间距尺寸的缩减，而出现电容耦合的现象。

技术实现要素：

本实用新型的目的在于提供一种半导体存储器，以解决现有的半导体存储器寄生电容过大的问题。

为解决上述技术问题，本实用新型提供一种半导体存储器，包括：

衬底，所述衬底中形成有沟槽隔离结构，并界定出多个有源区，所述有源区包括沿着第一方向延伸的第一延伸区和沿着第二方向延伸的第二延伸区，所述第一延伸区和所述第二延伸区的端部相互连接并构成一连接区，并且在所述第一延伸区远离所述连接区的衬底中形成第一掺杂区)，以及在所述第二延伸区远离所述连接区的衬底中形成有第二掺杂区；

多条位线，形成在所述衬底中并沿着所述第一方向延伸，并且所述位线至少部分形成在所述沟槽隔离结构中，并在垂直于位线延伸方向上还从所述沟槽隔离结构中横向扩展至所述有源区的所述第二延伸区，以使所述位线与所述第二延伸区中的所述第二掺杂区电性连接；以及，

多条字线，形成在所述衬底上并沿着所述第二方向延伸，所述字线覆盖所述有源区的所述连接区。

可选的，所述第二掺杂区从衬底顶表面向衬底内部延伸至所述衬底的第一深度位置，所述位线的顶部位于所述衬底第二深度位置，所述位线的底部位于所述衬底的第三深度位置，并且所述第一深度位置位于所述第二深度位置和所述第三深度位置之间，以使所述位线靠近顶部的部分与所述第二掺杂区电性连接，所述位线靠近底部的部分相对于所述第二掺杂区往远离所述衬底顶表面的方向延伸至更低的深度位置中。

可选的，所述第一延伸区垂直于所述第二延伸区，以使所述有源区呈L型结构。

可选的，所述沟槽隔离结构嵌入至所述衬底中并从所述衬底的顶表面凸出。

可选的，所述位线在垂直于位线延伸方向上从所述沟槽隔离结构中往所述有源区扩展，以使所述位线的部分侧壁紧贴所述第二延伸区远离所述连接区的侧边界；或者，所述位线在垂直于位线延伸方向上从所述沟槽隔离结构中往所述有源区中扩展，以使部分所述位线形成在所述有源区的所述第二延伸区中。

可选的，所述衬底中形成有位线沟槽，所述位线沟槽至少部分形成在所述沟槽隔离结构中并沿着所述第一方向延伸，并且所述位线沟槽在垂直于第一方向上还从所述沟槽隔离结构中横向扩展至所述有源区的所述第二延伸区，以使所述第二延伸区中的所述第二掺杂区暴露于所述位线沟槽中；以及，所述位线填充在所述位线沟槽中，并与所述第二掺杂区电性连接。

可选的，所述位线沟槽的底部对应在所述衬底的第三深度位置，以使所述位线的底部位于所述衬底的第三深度位置，并且所述位线部分填充所述位线沟槽，以使所述位线的顶部位置低于所述位线沟槽的顶部位置，并对应在所述衬底的第二深度位置；

其中，形成在所述第二延伸区中的所述第二掺杂区从衬底顶表面向衬底内部延伸至所述衬底的第一深度位置，所述第一深度位置位于所述第二深度位置和所述第三深度位置之间，以使所述位线靠近顶部的部分与所述第二掺杂区电性连接，所述位线靠近底部的部分相对于所述第二掺杂区往远离所述衬底顶表面的方向延伸至更低的深度位置中。

可选的，所述位线的顶部位置低于所述位线沟槽的顶部位置，以界定出一容置空间在所述位线沟槽中并位于所述位线的上方；

其中，所述半导体存储器还包括隔离层，所述隔离层填充在所述位线沟槽的所述容置空间中，以覆盖所述位线。

可选的，所述半导体存储器还包括：介质层，所述介质层覆盖所述连接区的衬底表面以及覆盖所述第二掺杂区的衬底表面；其中，所述介质层中覆盖所述连接区的部分用于构成栅极介质层，所述字线中覆盖所述连接区的部分形成在所述栅极介质层上并用于构成栅极导电层，以及所述介质层中覆盖所述第二掺杂区的部分用于构成间隔绝缘层，用于隔离所述字线和所述第二掺杂区。

可选的，所述衬底上具有多个所述有源区，多个所述有源区沿着所述第一方向和所述第二方向呈阵列式排布；其中，沿着所述第一方向排布在同一列上的多个有源区中的第二掺杂区连接至同一位线，以及沿着所述第二方向排布在同一行上的多个有源区中的连接区被同一字线覆盖。

可选的，所述半导体存储器还包括：存储电容器，形成在所述衬底的所述第一掺杂区上并与所述第一掺杂区电性连接。

可选的，所述半导体存储器包括存储阵列区和位于所述存储阵列区外围的周边区，所述有源区位于所述存储阵列区中，以及在所述周边区中还形成有周边晶体管，所述周边晶体管的栅极导电层与所述位线位于同一结构层中。

在本实用新型提供的半导体存储器中，是在有源区的端部上形成第二掺杂区，并且位线形成在沟槽隔离结构中并从沟槽隔离结构中进一步扩展至有源区，从而使位线能够与第二掺杂区电性连接。即，由于位线形成在沟槽隔离结构中，从而使相邻的位线之间能够利用所述沟槽隔离结构相互隔离，有利于提高相邻位线之间的隔离性能，进而可改善相邻位线之间的发生电容耦合的现象。并且，位线是掩埋在衬底中的，从而可相应的缓解位线与形成在衬底之上的字线之间的寄生电容，避免相互干扰的问题。进一步的，由于半导体存储器的字线形成在衬底上，因此在制备所述字线的同时，还可以在存储器的周边区中形成周边晶体管的栅极导电层，有利于简化半导体存储器的制备工艺。

附图说明

图1为本实用新型实施例一中的半导体存储器的俯视图；

图2为本实用新型实施例一中的半导体存储器其有源区的局部放大图；

图3a、图3b和图3c为图1所示的本实用新型实施一中的半导体存储器沿着aa’、bb’和cc’方向的剖面示意图；

图4为本实用新型实施例二中的半导体存储器的形成方法的流程示意图；

图5a为本实用新型实施例二中的半导体存储器的形成方法在执行步骤S100时的俯视图；

如图5b～图5c为图5a所示的本实用新型实施例二中的半导体存储器的形成方法在执行步骤S100时沿着aa’和cc’方向的剖面示意图；

图6a和图7a为本实用新型实施例二中的半导体存储器的形成方法在执行步骤S200时的俯视图；

图6b和图7b分别为图6a和图7a所示的本实用新型实施例二中的半导体存储器的形成方法在执行步骤S200时沿着aa’和cc’方向的剖面示意图；

图8a为本实用新型实施例二中的半导体存储器的形成方法在其形成第一掺杂区和第二掺杂区时的俯视图；

图8b为图8a所示的本实用新型实施例二中的半导体存储器的形成方法在其形成第一掺杂区和第二掺杂区时沿着aa’和cc’方向的剖面示意图；

图9a为本实用新型实施例二中的半导体存储器的形成方法在执行步骤S300时的俯视图；

图9b为图9a所示的本实用新型实施例二中的半导体存储器的形成方法在执行步骤S300时沿着aa’和cc’方向的剖面示意图。

其中，附图标记如下：

100-衬底；

110-沟槽隔离结构； 110a-隔离沟槽；

120-位线沟槽；

200-隔离层；

300-介质层；

410-第一掩膜层； 420-第二掩膜层；

AA-有源区；

A1-第一延伸区； A2-第二延伸区；

S/D1-第一掺杂区； S/D2-第二掺杂区；

BL-位线；

WL-字线；

C-存储电容器；

H1-第一深度位置；

H2-第二深度位置；

H3-第三深度位置。

具体实施方式

以下结合附图和具体实施例对本实用新型提出的半导体存储器及其形成方法作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

实施例一

图1为本实用新型实施例一中的半导体存储器的俯视图，图2为本实用新型实施例一中的半导体存储器其有源区的局部放大图，图3a、图3b和图3c为图1所示的本实用新型实施一中的半导体存储器沿着aa’、bb’和cc’方向的剖面示意图。

结合图1和图2所示，本实施例中的半导体存储器包括衬底100。

具体的，所述衬底100中形成有沟槽隔离结构110，并界定出具有至少一个有源区AA。可以认为，所述沟槽隔离结构110形成在所述衬底100中并围绕在所述有源区AA的外围，以使多个有源区AA相互隔离。优选的，所述沟槽隔离结构110嵌入至所述衬底100中，并且还从所述衬底100的顶表面进一步凸出。

继续参考图1和图2所示，所述有源区AA包括沿着第一方向延伸(Y方向)的第一延伸区A1和沿着第二方向(X方向)延伸的第二延伸区A2，所述第一延伸区A1和所述第二延伸区A2的端部相互连接并构成一连接区，并且在所述第一延伸区A1远离所述连接区的衬底中形成第一掺杂区S/D1，以及在所述第二延伸区A2远离所述连接区的衬底中形成有第二掺杂区S/D2。

可以认为，所述有源区AA用于构成存储晶体管，其中第一掺杂区S/D1和第二掺杂区S/D2用于构成存储晶体管的源区和漏区，以及所述有源区AA中位于第一掺杂区S/D1至所述第二掺杂区S/D2之间的路径用于构成存储晶体管的导电沟道的电流流通路径。

本实施例中，所述第一方向垂直于所述第二方向，即所述第一延伸区A1垂直于所述第二延伸区A2，从而使所述有源区AA呈L型结构。所述第一掺杂区S/D1和所述第二掺杂区S/D2的分别对应在L型结构的两个端部上。其中，所述第一掺杂区S/D1和所述第二掺杂区S/D2均是从所述衬底的表面往衬底的内部延伸至预定深度，因此所述第一掺杂区S/D1和所述第二掺杂区S/D2在其侧边界的剖面结构中可暴露出所述第一掺杂区S/D1和第二掺杂区S/D2。

重点参考图1所示，所述衬底100上具有多个所述有源区AA，多个所述有源区AA沿着所述第一方向(Y方向)和所述第二方向(X方向)呈阵列式排布。

结合图1、图2和图3a～图3c所示，本实施例中的半导体存储器还包括形成在所述衬底100中的多条位线BL和形成在所述衬底100上的多条字线WL。

其中，所述位线BL至少部分形成在所述沟槽隔离结构110中并沿着所述第一方向(Y方向)延伸，并且所述位线BL在垂直于位线延伸方向上还从所述沟槽隔离结构110中横向扩展至所述有源区AA的所述第二延伸区A2，以使所述位线BL与所述第二延伸区A2中的所述第二掺杂区S/D2电性连接。本实施例中，所述位线BL从所述沟槽隔离结构110中进一步往所述有源区AA中扩展，进而使部分所述位线BL形成在所述有源区AA的所述第二延伸区A2中。

即，所述位线BL为掩埋位线，而掩埋在所述衬底100中。并且，所述位线BL至少部分形成在沟槽隔离结构110中，因此相邻的位线BL之间是利用沟槽隔离结构110相互分隔的。与传统的存储器中将位线形成在衬底表面相比，本实施例中将位线BL掩埋在衬底100中，并利用沟槽隔离结构110相互隔离，有利于减小相邻的位线BL之间的耦合电容。

重点参考图3a～3c所示，所述第二掺杂区S/D2从衬底顶表面向衬底内部延伸至所述衬底100的第一深度位置H1，本实施例中所述第一掺杂区S/D1也可从衬底顶表面向衬底内部延伸至所述衬底的第一深度位置H1，当然，在其他实施例中，所述第一掺杂区S/D1和第二掺杂区S/D2在衬底中的深度位置也可以不相同。

进一步的，所述位线BL的顶部位于所述衬底第二深度位置H2，所述位线BL对应在所述有源区的底部位于所述衬底的第三深度位置H3，并且所述第一深度位置H1位于所述第二深度位置H2和所述第三深度位置H3之间。如此，即可使所述位线BL靠近顶部的部分与所述第二掺杂区S/D2空间重叠，进而使位线BL靠近顶部的部分能够与第二掺杂区S/D2电性连接，以及所述位线BL靠近底部的部分相对于所述第二掺杂区S/D2往远离所述衬底顶表面的方向延伸至衬底更低的深度位置中。可以理解的是，所述位线BL的顶部低于所述衬底100的顶表面，从而与所述第二掺杂区S/D2在深度方向上部分错开，以使位线BL靠近顶部的部分与所述第二掺杂区S/D2靠近底部的部分空间重叠并在第二掺杂区S/D2的侧边相互连接，以及所述位线BL从所述第二掺杂区S/D2的侧边进一步延伸至衬底的更低的深度位置中。

需要说明的是，由于本实施例中将位线BL掩埋在衬底100的更低的深度位置中，从而可以在确保位线BL能够与第二掺杂区S/D2电性连接的基础上，还可以进一步增加位线BL至衬底顶表面的距离，由此即可以进一步缓解位线BL与形成在所述衬底顶表面上的其他导电体之间产生耦合电容的现象。以及，在可选的方案中，还可使所述第二掺杂区S/D2延伸至衬底中的第一深度位置H1大于所述第一掺杂区S/D1延伸至衬底中的深度位置(即，增加第二掺杂区S/D2延伸至衬底中的深度位置)，如此即可相应的增加第二掺杂区S/D2与位线BL之间的接触面积，有利于缩减第二掺杂区S/D2与位线BL之间的接触电阻。

继续参考图3a～图3c所示，所述位线BL在垂直于位线延伸方向上从所述沟槽隔离结构110中横向扩展至所述有源区AA的所述第二延伸区A2，此时可使所述位线BL的侧壁紧贴所述第二延伸区A2远离所述连接区的侧边界，进而使位线BL的部分侧壁能够从所述第二掺杂区S/D2远离所述连接区的侧边界与所述第二掺杂区S/D2电性连接。或者，如上所述，还可以使所述位线BL从所述沟槽隔离结构110中进一步往所述有源区AA中延伸，进而使部分所述位线BL形成在所述有源区AA的所述第二延伸区A2中，如此可确保所述第二延伸区A2中的第二掺杂区S/D2能够连接至所述位线BL。

具体的，所述衬底100中形成有位线沟槽120，所述位线沟槽120至少部分形成在所述沟槽隔离结构110中并沿着第一方向(Y方向)延伸。并且，所述位线沟槽120在垂直于其延伸方向上还从所述沟槽隔离结构110中横向扩展至所述有源区的所述第二延伸区A2，以使第二延伸区A2中的第二掺杂区S/D2能够暴露于所述位线沟槽120中。

此时，可使所述位线沟槽120的侧壁恰好从所述有源区AA的第二延伸区A2的侧边界穿过，即所述位线沟槽120形成在沟槽隔离结构110中，并使位线沟槽120的部分侧壁紧贴第二延伸区A2远离所述连接区的侧边界，进而可使所述第二掺杂区S/D2远离所述连接区的侧边界暴露于所述位线沟槽120中(相应的，位线BL即形成在沟槽隔离结构110中，并使位线BL的部分侧壁紧贴第二延伸区A2的侧边界)。或者，还可以使所述位线沟槽120在垂直于其延伸方向上从所述沟槽隔离结构110中进一步往所述有源区AA的第二延伸区A2中扩展，从而使部分位线沟槽120从所述有源区AA的第二延伸区A2穿过，相应的可使部分所述位线沟槽120形成在所述第二延伸区A2中，如此可确保所述第二延伸区A2中的第二掺杂区S/D2能够暴露于所述位线沟槽120中。

具体参考图1和图3c所示，本实施例中，所述位线沟槽120部分形成在沟槽隔离结构110中，以及部分穿过所述有源区AA的第二延伸区A2，相应的使所述位线BL形成在所述沟槽隔离结构110中，并从所述沟槽隔离结构110进一步往所述有源区AA中扩展，以部分形成在所述有源区AA的所述第二延伸区A2中，如此可确保所述第二延伸区A2中的第二掺杂区S/D2能够连接至所述位线BL。

此外，参考图3c所示，所述位线沟槽120可通过刻蚀工艺形成，并且在刻蚀过程中，同时刻蚀与所述位线沟槽位置对应的有源区部分和沟槽隔离结构部分，以形成部分位于有源区和部分位于沟槽隔离结构中的位线沟槽120。通常而言，对沟槽隔离结构的刻蚀速率会高于对有源区中衬底材料的刻蚀速率(例如，衬底的材质包括硅，沟槽隔离结构110的材质包括氧化硅)，此时会使所形成的位线沟槽120，其对应在所述沟槽隔离结构110的底部位置低于其对应在所述有源区的底部位置，从而会使所述位线BL中对应在所述沟槽隔离结构110的底部位置低于所述位线BL对应在所述有源区底部位置。

可选的方案，所述位线BL可部分填充所述位线沟槽120，即所述位线BL的顶部位置低于所述位线沟槽120的顶部位置，从而可以界定出一容置空间在所述位线沟槽BL中，所述容置空间位于所述位线BL的上方。

进一步的，所述半导体存储器还包括：隔离层200，所述隔离层200填充在所述容置空间中，以覆盖所述位线BL，从而可避免所述位线BL暴露出。

需要说明的是，本实施例中，位线BL是掩埋在衬底100的预定深度位置中，并且位线BL的上方还覆盖有隔离层200，从而使所述位线BL与衬底100的顶表面之间保持有较大的间距尺寸。如此，即有利于改善位线BL与形成在衬底表面上的其他导电体之间的寄生电容。例如，在衬底上形成有字线WL，而由于位线BL掩埋于衬底100中并覆盖有隔离层200，从而使位线BL和字线WL之间还具有所述隔离层200进行隔离，增加了位线BL和字线WL之间的间距尺寸和隔离性能，能够有效缓解位线BL和字线WL之间的寄生电容，避免相互电性干扰。

本实施例中，针对呈阵列式排布的有源区AA而言，沿着所述第一方向(Y方向)排布在同一列上的多个有源区AA中的第二掺杂区S/D2可连接至同一位线BL。

继续参考图1、图2和图3a～图3c所示，所述字线WL形成在所述衬底100上并沿着所述第二方向(X方向)延伸，所述字线WL覆盖所述有源区AA的所述连接区，以用于控制第一掺杂区S/D1和所述第二掺杂区S/D2之间经由所述连接区实现电流流通。

本实施例中，针对呈阵列式排布的有源区AA而言，沿着所述第二方向(X方向)排布在同一行上的多个有源区AA中的连接区被同一字线WL覆盖。

可以认为，所述位线BL与所述第二掺杂区S/D2电性连接，用于引出所述第二掺杂区S/D2；以及，所述字线WL中覆盖所述连接区的部分用于构成存储晶体管的栅极导电层，从而可利用字线WL中的栅极导电层实现在连接区的衬底中反型形成沟道区域，进而使第一掺杂区S/D1和第二掺杂区S/D2之间能够经由连接区的沟道区域实现电流流通。

继续结合图1和图3c所示，所述字线WL沿着第二方向(X方向)延伸并覆盖所述有源区AA的所述连接区，并且所述字线WL进一步覆盖所述第二掺杂区S/D2。基于此，可在所述字线WL和对应所述第二掺杂区S/D2的衬底表面之间设置一间隔绝缘层，以使所述字线WL和所述第二掺杂区S/D2相互隔离。

本实施例中，所述半导体存储器还包括：介质层300，形成在所述衬底100上，并具体覆盖所述有源区AA中对应所述连接区的衬底表面，以及覆盖对应所述第二掺杂区S/D2的衬底表面。具体而言，所述介质层300中覆盖所述连接区的部分用于构成存储晶体管的栅极介质层，所述字线WL中覆盖所述连接区的栅极导电层形成在所述栅极介质层上，以共同构成存储晶体管的栅极结构；以及，所述介质层300中覆盖所述第二掺杂区S/D2的部分用于构成间隔绝缘层，以使所述字线WL和所述第二掺杂区S/D2相互隔离。即，本实施例中，能够利用同一介质材料层，形成栅极结构，同时避免字线WL和第二掺杂区S/D2电性连接。

继续参考图3a和3b所示，还可使对应所述第一掺杂区S/D1的至少部分衬底表面未覆盖有所述介质层，即至少部分所述第一掺杂区S/D1能够从所述介质层300中暴露出，从而可以在所述第一掺杂区S/D1上形成与所述第一掺杂区S/D1电性连接的存储电容器C。

相应的，所述集成存储器还可包括有存储电容器C，用于存储数据信号。其中，所述存储电容器C可进一步形成在所述衬底100的所述第一掺杂区S/D1上，并与所述第一掺杂区S/D1电性连接。

可选的方案中，所述介质层300可以为氧化层，具体可采用原位水蒸汽氧化工艺(In-Situ Steam Generation，ISSG)形成，从而使所形成的介质层300对应的形成在有源区AA中，以覆盖有源区AA的衬底表面。

此外，所述半导体存储器可进一步包括存储阵列区和位于所述存储阵列区外围的周边区，所述有源区AA位于所述存储阵列区中，所述字线WL相应的形成在所述存储阵列区中，以用于在所述存储阵列区中构成存储单元阵列。以及，在所述周边区中还形成有周边晶体管，所述周边晶体管例如为平面型晶体管，即所述周边晶体管的栅极导电层形成在所述衬底100的表面上。

本实施例中，所述字线WL形成在所述衬底100的表面上，则在优选的方案中，可使存储阵列区中的字线WL和所述周边区中周边晶体管的栅极导电层位于同一结构中。具体的，例如可以利用同一导电材料层，同时形成所述字线WL和所述周边晶体管的栅极导电层。

实施例二

本实施例中通过对半导体存储器的形成方法进行描述，以进一步解释说明本实用新型所提供的半导体存储器。图4为本实用新型实施例二中的半导体存储器的形成方法的流程示意图，参考图4所示，所述半导体存储器的形成方法包括：

步骤S100，提供一衬底，所述衬底中形成有沟槽隔离结构，并界定出至少一个有源区，所述有源区包括沿着第一方向延伸的第一延伸区和沿着第二方向延伸的第二延伸区，所述第一延伸区和所述第二延伸区的端部相互连接并构成一连接区，其中所述第一延伸区远离所述连接区的部分用于形成第一掺杂区，以及在所述第二延伸区远离所述连接区的部分用于形成有第二掺杂区；

步骤S200，形成多条位线在所述衬底中，所述位线至少部分形成在所述沟槽隔离结构中并沿着所述第一方向延伸，并且所述位线在垂直于位线延伸方向上还从所述沟槽隔离结构中横向扩展至所述有源区的所述第二延伸区；

步骤S300，形成字线在所述衬底中，所述字线沿着所述第二方向延伸并覆盖所述有源区的所述连接区。

下面结合附图对本实施例中在形成半导体存储器的各个步骤进行详细说明。

图5a为本实用新型实施例二中的半导体存储器的形成方法在执行步骤S100时的俯视图，如图5b～图5c为图5a所示的本实用新型实施例二中的半导体存储器的形成方法在执行步骤S100时沿着aa’和cc’方向的剖面示意图。

在步骤S100，具体参考图5a～图5c所示，提供一衬底100，所述衬底100中形成有沟槽隔离结构110，并界定出多个有源区AA，所述有源区AA包括沿着第一方向延伸(Y方向)的第一延伸区A1和沿着第二方向(X方向)延伸的第二延伸区A2，所述第一延伸区A1和所述第二延伸区A2的端部相互连接并构成一连接区，其中所述第一延伸区A1远离所述连接区的部分用于形成第一掺杂区，以及在所述第二延伸区A2远离所述连接区的部分用于形成第二掺杂区。

本实施例中，所述第一延伸区A1的延伸方向垂直于所述第二延伸区A2的延伸方向，以使所述有源区AA呈L型结构。需要说明的是，可以在后续形成位线之前，执行离子注入工艺，以形成所述第一掺杂区在所述第一延伸区A1远离所述连接区的端部中，以及形成第二掺杂区在所述第二延伸区A2远离所述连接区的端部中。当然，也可以在形成所述位线之后，再执行离子注入工艺，以分别形成所述第一掺杂区和所述第二掺杂区。

继续参考图5b和图5c所示，本实施例中的沟槽隔离结构110嵌入在所述衬底100中，并且还从所述衬底的顶表面凸出。其中，所述沟槽隔离结构110的形成方法具体可包括如下步骤。

步骤一，具体参考图5b所示，形成第一掩膜层410在所述衬底100上，所述第一掩膜层410中形成有第一开口。

步骤二，继续参考图5b所示，以所述第一掩膜层410为掩膜刻蚀所述衬底100，以形成对应所述第一开口的隔离沟槽110a在所述衬底100中，所述隔离沟槽110a和所述第一掩膜层410中的第一开口上下连通。

步骤三，保留所述第一掩膜层410，并形成隔离材料层在所述第一掩膜层410上，所述隔离材料层填充所述隔离沟槽110a和所述第一掩膜层410中的第一开口，并覆盖所述第一掩膜层410的顶表面。

步骤四，继续参考图5b，执行平坦化工艺，以去除所述隔离材料层中覆盖所述第一掩膜层410顶表面的部分，以使剩余的隔离材料层填充在所述隔离沟槽110a和所述第一掩膜层410的第一开口中，以形成所述沟槽隔离结构110。

即，本实施例中，所述沟槽隔离结构110形成在所述衬底的所述隔离沟槽110a中，并且还凸出所述衬底100的顶表面至所述第一掩膜层410的第一开口中。

步骤五，参考图5c所示，去除所述第一掩膜层，此时所述沟槽隔离结构110中凸出于衬底的顶表面而对应在第一掩膜层的开口中的部分即暴露出。

图6a和图7a为本实用新型实施例二中的半导体存储器的形成方法在执行步骤S200时的俯视图，图6b和图7b分别为图6a和图7a所示的本实用新型实施例二中的半导体存储器的形成方法在执行步骤S200时沿着aa’和cc’方向的剖面示意图。

在步骤S200中，具体参考图6a～图6b和图7a～图7b所示，形成多条位线BL在所述衬底100中，所述位线BL至少部分形成在所述沟槽隔离结构110中并沿着所述第一方向(Y方向)延伸，并且所述位线BL在垂直于位线延伸方向上还从所述沟槽隔离结构110中横向扩展至所述有源区AA的所述第二延伸区A2。

其中，所述位线BL在垂直于位线延伸方向上可以恰好横向扩展至所述第二延伸区A2远离连接区的侧边界，即所述位线BL的部分侧壁紧贴所述第二延伸区A2远离连接区的侧边界；或者，所述位线BL还可以从所述沟槽隔离结构110中进一步横向扩展至所述第二延伸区A2中，此时所述位线BL即部分对应在所述第二延伸区A2中。

本实施例中，所述位线BL掩埋于所述衬底100中，其形成方法例如包括如下步骤。

第一步骤，具体参考图6a和图6b所示，形成第二掩膜层420在所述衬底100上，所述第二掩膜层420中形成有多个第二开口。

本实施例中，所述沟槽隔离结构110凸出于所述衬底的顶表面，因此在可选的方案中，可使所述第二掩膜层420的厚度值大于等于所述沟槽隔离结构110凸出于衬底顶表面的高度值，以使形成有所述第二掩膜层420的结构表面较为平坦(例如，所述第二掩膜层420为执行平坦化工艺后所形成膜层)。如此，将有利于提高第二掩膜层中420中第二开口的形貌和尺寸的精确度。

具体而言，在形成第二开口于所述第二掩膜层420中时，例如可通过形成一光刻胶层在所述第二掩膜层420上，并对所述光刻胶层执行光刻工艺，以图形化所述光刻胶层，进而可将图形化的光刻胶层的图形复制到所述第二掩膜层420中，以形成多个第二开口。在此过程中，由于形成有所述第二掩膜层420的结构表面较为平坦，相应的使涂覆在第二掩膜层420上的光刻胶层的厚度也更为均匀，从而有利于提高光刻工艺中图形化的精确度，即提高图形化的光刻胶层中的图形精确度，进而提高第二掩膜层中420中第二开口的形貌和尺寸的精确度。

第二步骤，继续参考图6a和图6b所示，以所述第二掩膜层420为掩膜执行刻蚀工艺，以形成对应所述第二开口的位线沟槽120在所述衬底100中，所述位线沟槽120部分形成在所述沟槽隔离结构110中并沿着第一方向延伸，并且所述位线沟槽120在垂直于所述第一方向上还横向扩展至所述第二延伸区A2中，以使所述位线沟槽120沿着第一方向(Y方向)穿过所述第二延伸区A2。即，位线沟槽120部分位于沟槽隔离结构中，部分位于所述有源区中。

可选的方案中，在执行刻蚀工艺的过程中，对沟槽隔离结构110的刻蚀速率大于对有源区中衬底100的刻蚀速率，从而使所形成的位线沟槽120中对应在沟槽隔离结构110中的底部位置更低于所述位线沟槽120中对应在有源区中的底部位置。

继续参考图6b所示，所述位线沟槽120中对应在有源区的底部延伸至所述衬底100的第三深度位置H3。后续工艺中，在形成第二掺杂区于第二延伸区A2中时，所述第二掺杂区例如延伸至所述衬底的第一深度位置中，则在该步骤中可使位线沟槽120的第三深度位置H3低于所述第一深度位置。如此一来，即可使填充在位线沟槽120中的位线的底部相应的位于所述衬底的第三深度位置H3，从而使所述位线相对于第二掺杂区掩埋在所述衬底的更低深度位置中。

第三步骤，具体参考图7a和图7b所示，形成位线BL在所述位线沟槽120中，所述位线BL相应的横向扩展至所述第二延伸区A2。

如上所述，所述第一延伸区A1远离连接区的端部和第二延伸区A2远离连接区的端部在后续工艺中分别用于形成第一掺杂区和第二掺杂区，由于位线BL扩展至所述第二延伸区A2，从而可使所述位线BL与后续形成在所述第二延伸区A2中的第二掺杂区电性连接。

继续参考图7b所示，本实施例中，所述位线BL部分填充所述位线沟槽120，以使所述位线BL的顶部位置低于所述位线沟槽120的顶部位置，并对应在所述衬底100的第二深度位置H2。如上所述，后续所形成的第二掺杂区S/D2延伸至衬底的第一深度位置，并且第二掺杂区S/D2的第一深度位置位于位线BL的第二深度位置H2和第三深度位置H3之间，从而可使所述位线BL靠近顶部的部分能够与所述第二掺杂区电性连接，所述位线BL靠近底部的部分相对于所述第二掺杂区往远离所述衬底顶表面的方向延伸至更低的深度位置中。

需要说明的是，本实施例中，是在形成位线BL之后，形成第一掺杂区和第二掺杂区。然而，在其他实施例中，也可以在形成位线BL之前，形成第一掺杂区和第二掺杂区。

此外，继续参考图7b所示，本实施例中，所述位线BL仅部分填充所述位线沟槽120，即所述位线BL的顶部位置低于所述位线沟槽120的顶部位置，从而可以界定出一容置空间在所述位线沟槽120中并位于所述位线BL的上方。因此，本实施例中的形成方法还包括：填充隔离层200在所述位线沟槽120的容置空间中，以覆盖所述位线BL，从而避免所述位线BL暴露出。

其中，所述隔离层200的形成方法例如包括：首先，形成一隔离材料层在所述衬底100上，所述隔离材料层覆盖所述衬底的顶表面和所述沟槽隔离结构的顶表面，并填充所述位线沟槽120的所述容置空间；接着，执行平坦化工艺，以去除所述隔离材料层中覆盖衬底顶表面和沟槽隔离结构顶表面的部分，使剩余的隔离材料层填充在所述容置空间中，以构成所述隔离层200。

较佳的，所述平坦化工艺可以为化学机械研磨工艺，并且在执行所述化学机械研磨工艺的过程中，研磨停止于所述衬底的顶表面，此时可同时对凸出于衬底顶表面的沟槽隔离结构110进行研磨，以去除所述沟槽隔离结构110中凸出于所述衬底顶表面的部分。即，执行所述平坦化工艺之后，所述隔离层200和所述沟槽隔离结构110的顶表面均与所述衬底100的顶表面齐平。

图8a为本实用新型实施例二中的半导体存储器的形成方法在其形成第一掺杂区和第二掺杂区时的俯视图，图8b为图8a所示的本实用新型实施例二中的半导体存储器的形成方法在其形成第一掺杂区和第二掺杂区时沿着aa’和cc’方向的剖面示意图。

重点参考图8a和图8b所示，本实施例中，在形成所述位线BL之后，即可通过离子注入工艺，形成第一掺杂区S/D1在所述第一延伸区A1远离连接区的端部中，以及形成第二掺杂区S/D2在所述第二延伸区A2远离连接区的端部中。

所述第一掺杂区S/D1和所述第二掺杂区S/D2均从衬底的顶表面往衬底的内部延伸，本实施例中，第一掺杂区S/D1和第二掺杂区S/D2均延伸至衬底的第一深度位置H1，并使第二掺杂区S/D2靠近底部的部分与位线BL空间重接并接触。

可以认为，所述第一掺杂区S/D1和第二掺杂区S/D2用于构成存储晶体管的源区和漏区，所述有源区AA中位于所述第一掺杂区S/D1和第二掺杂区S/D2之间的区域(包括连接区)，用于构成存储晶体管的导电沟道区。

图9a为本实用新型实施例二中的半导体存储器的形成方法在执行步骤S300时的俯视图，图9b为图9a所示的本实用新型实施例二中的半导体存储器的形成方法在执行步骤S300时沿着aa’和cc’方向的剖面示意图。

在步骤S300中，具体参考图9a和图9b所示，形成多条字线WL在所述衬底100上，所述字线WL沿着所述第二方向(X方向)延伸并覆盖所述有源区AA的所述连接区。即，所述字线WL中覆盖所述连接区的部分，构成存储晶体管的栅极导电层，以用于控制第一掺杂区S/D1和第二掺杂区S/D2之间经由所述连接区实现电流流通。

重点参考图9b所示，在形成所述字线WL之前，还包括形成一介质层300在所述衬底100上。其中，所述介质层300形成在所述有源区AA的衬底100上，所述字线WL中对应在所述有源区AA中的部分即相应的形成在所述介质层100上。可以认为，所述介质层300中覆盖所述连接区的部分用于构成栅极介质层，所述字线WL中覆盖所述连接区的部分形成在所述栅极介质层上，用于构成栅极导电层。

此外，本实施例中，所述字线WL沿着第二方向延伸，其覆盖所述连接区，同时还延伸覆盖所述第二延伸区A2中的第二掺杂区S/D2。此时，由于所述第二延伸区A2上还形成有所述介质层300，从而可利用所述介质层300隔离所述字线WL和所述第二掺杂区S/D2，因此可以认为，所述介质层300中覆盖所述第二掺杂区S/D2的部分构成间隔绝缘层。

可选的方案中，所述介质层300可以采用原位水蒸汽氧化工艺形成，此时可使所述介质层300对准的形成在所述有源区AA中。具体的，所述介质层300的形成方法例如为：

首先，执行清洗工艺，以去除衬底表面上的污染物、颗粒物和氧化物等，在对衬底的表面进行清洗之后通常会少量的消耗衬底，从而使衬底的顶表面下沉，即衬底的顶表面低于所述隔离层和所述沟槽隔离结构的顶表面；

接着，执行所述原位水蒸汽氧化工艺，以形成所述介质层300，所述介质层300至少部分嵌入至所述衬底100中，并且对准的形成在所述有源区的衬底100中。

继续参考图9b所示，半导体存储器的形成方法还包括：形成存储电容器在所述衬底的所述第一掺杂区S/D1上，并与所述第一掺杂区S/D1电性连接。基于此，在后续的工艺中，还可进一步去除第一掺杂区S/D1上的介质层300，以使第一掺杂区S/D1从所述介质层300中暴露出，从而能够与后续所形成的存储电容器电性连接。

此外，所述半导体存储器中具有存储阵列区和位于所述存储阵列区外围的周边区，所述有源区即位于所述存储阵列区中，以及所述字线WL相应的形成在所述存储阵列区中，以用于在所述存储阵列区中构成存储单元阵列。并且，在所述周边区中还形成有周边晶体管，所述周边晶体管例如为平面型晶体管，即所述周边晶体管的栅极导电层形成在所述衬底100的表面上。

本实施例中，所述字线WL形成在所述衬底100的表面上，则在优选的方案中，可使存储阵列区中的字线WL和所述周边区中周边晶体管的栅极导电层能够在同一工艺步骤同时形成，并形成在同一结构中。具体的，所述字线WL和周边晶体管的栅极导电层的形成方法例如包括：

形成导电材料层在所述衬底100上，所述导电材料层覆盖所述存储阵列区和所述周边区；

对所述导电材料层执行刻蚀工艺，以图形化所述导电材料层，其中对应在所述存储阵列区中的图形化的导电材料层用于构成字线WL，以及对应在周边区中的图形化的导电材料层用于构成周边晶体管的栅极导电层。

可见，由于本实施例中，将字线WL设置在所述衬底上，从而在制备所述字线WL的同时，可以一并制备周边区中周边晶体管的栅极导电层，有利于减少存储器的形成工艺的制备步骤。

综上所述，本实用新型提供的半导体存储器中，将第二掺杂区形成在有源区的端部上，并使位线从第二掺杂区的端部接触所述第二掺杂区，以使第二掺杂区连接至位线上，如此即可确保所构成的存储器的器件性能。并且，位线是形成在沟槽隔离结构中并从沟槽隔离结构中进一步扩展至有源区的，从而使相邻的位线之间能够利用所述沟槽隔离结构相互隔离，有利于提高相邻位线之间的隔离性能，进而可改善相邻位线之间的发生电容耦合的现象。同时，位线是掩埋在衬底中的，从而可相应的缓解位线与形成在衬底之上的字线之间的寄生电容，避免相互干扰的问题。

进一步的，所述位线相对于第二掺杂区而言，掩埋在衬底的更低的深度位置中，从而可相应的增加位线至衬底顶表面之间的距离，如此即能够进一步改善位线和字线之间发现电容耦合的现象。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。