一种凹形压敏电阻器芯片的制作方法

本实用新型涉及一种压敏电阻器芯片，尤其涉及一种电极所在表面具有凹形空缺的压敏电阻器芯片。

背景技术：

压敏电阻器是电子设备中广泛应用的保护元件，具有耐受大电流、能量吸收等特点，一般并联在被保护电路两端，压敏电阻器正常工作时呈高电阻状态，所在电路近乎断路，当所在电路两端出现因雷击、静电等因素导致的瞬态电压时，压敏电阻器的阻值在数十纳秒内迅速降低至近乎为零，所在电路近乎短路，从而减小与之并联的被保护电路实际承受的电压，避免被保护电路出现过压冲击失效。压敏电阻器一般由圆柱体形的基体，基体上对称附着的金属电极，金属电极表面焊接的引线，以及包裹整个压敏电阻器基体、电极及部分引线的绝缘包封层构成，其中的压敏电阻基体与电极构成了压敏电阻芯片，其决定了压敏电阻的压敏电压、通流能力等主要性能，焊锡及引线主要起导电连接作用，绝缘包封层起绝缘保护作用。目前业内已出现基体设有凹形空缺的压敏电阻器芯片，这种结构可有效增加压敏电阻的电极间爬电距离，此外因压敏电阻边缘效应，电极边缘电流密度大于电极中心区域，采用凹形结构，增大了两电极边缘间的基体厚度，可减小相应减小流经电流的体密度，有利于减小压敏电阻失效风险。但是当前压敏电阻芯片的凹形结构一般凹深较大，只能采用溅射、蒸镀等工艺制备电极，生产效率过低，此外，凹形结构的基体极易在生产周转中因外力造成凹形外侧边缘磕碰破损，破坏了产品的可靠性。压敏电阻器的性能主要由压敏电阻器芯片决定，业内需要一种易于规模化生产、制程中不易出现缺角、并具有凹形结构小型化安全性高等优点的压敏电阻器芯片。

技术实现要素：

本实用新型需解决的技术问题是提供一种可靠性和稳定性好、易于规模化生产的压敏电阻器芯片，可有效的减少转运、排钵过程中出现压敏电阻器基体边缘缺角的风险，同时可缩小产品体积，满足了产品小型化趋势，采用的技术方案如下：

一种凹形压敏电阻器芯片，包括有压敏电阻器基体及电极，其特征在于，圆柱体形压敏电阻器基体的上下底面各有一圆台形空缺，圆台形空缺的对称轴与基体的对称轴重合，基体的上下底面与侧面间设有环状倒角斜面，即压敏电阻器基体中心部分的厚度比边缘薄，压敏电阻器基体上下底面的中心部位为一圆面，压敏电阻器基体上下底面中心部位圆面外围为一形如圆台侧面的斜面，形如圆台侧面的斜面的外围为一圆环，圆环所在平面平行于压敏电阻器基体上下底面中心部位的圆面所在的平面，圆环外围为环状倒角斜面，压敏电阻器基体的上下底面设有电极，电极面积大于其所在压敏电阻器基体底面的中心部位圆面面积。

进一步的，所述的压敏电阻器基体底面的部位圆面所在平面与压敏电阻器基体同一底面的圆环所在平面的高度差为0.02-2.5毫米。

进一步的，所述的压敏电阻器基体的形如圆台侧面的斜面与压敏电阻器基体底面的圆环所在平面的夹角范围为120-179度。

进一步的，所述的压敏电阻器基体底面与侧面间的环状倒角斜面与压敏电阻器基体底面的圆环所在平面的夹角范围为110-175度。

本实用新型一种凹形压敏电阻器芯片采用小深度凹面结构，凹面深度一般在1mm之内，基体边缘圆环与基体凹面中心圆面间采用大倾角侧面过渡，不需使用溅射或喷涂工艺，采用常规丝网印刷方法即可实现电极化。印刷时刮刀变形，可将网板按压到凹面底部及周边区域，通过刮动膏剂，使电极膏剂通过网板通孔粘结到压敏电阻器基体表面，同时膏剂具有一定的流动性，印刷后凹面内的膏剂进一步流平，实现电极膏剂对基体的浸润，烧渗后形成表面电极层，电极层密度均匀，无孔洞，相比溅射、喷涂工艺，无需使用掩膜版，产能不再受溅射时间、层数等限制，可直接使用当前应用最广泛的丝网印刷工艺生产，工艺成熟、生产效率高，易于规模化生产。

常规圆柱体型压敏电阻器芯片一般采用压制成型，在直角边缘的位置，生片密度一般低于内部，易于出现磕碰、缺角不良，本实用新型一种凹形压敏电阻器芯片采用倒角斜面的结构，使圆柱形压敏电阻器基体边缘经倒角斜面过渡到侧面，有利于丝网印刷，有利于避免生片成型时因边缘受力不均匀出现的边缘位置生片密度偏低，提升压敏电阻器基体外部边缘的密度及强度，减小运输、排钵过程中磕碰损伤概率，减小缺角风险，提高压敏电阻可靠性。

压敏电阻器存在边缘效应，即当压敏电阻处于导通大电流状态后，压敏电阻主要由基体材料的晶粒电阻确定，可看做晶粒电阻组成的网络，此时压敏电阻电极边缘处既存在沿电极平面方向的径向电流，也存在指向另一侧电极的轴向电流，压敏电阻电极边缘处的电流密度高于电极中心区域，电极与基体直径差异越大，边缘效应越明显，当二者接近时，流经电极边缘处电流密度与流经电极内部的电流密度基本相等。但是当压敏全电极结构时，两电极表面间距等于压敏基片的厚度，因压敏电阻器基片在制程过程中，表面缺陷多于内部，更易出现表面爬电的问题，全电极结构需采用大的基片厚度以避免表面爬电，容易造成材料浪费。本实用新型一种凹形压敏电阻器芯片采用凹形结构，可在保证压敏电阻器通流、压敏电压等能力的前提下，最大程度减小压敏电阻器的材料浪费，既通过提升电极边缘位置的压敏电阻基片厚度减小电极间表面爬电风险，又可通过增加压敏电阻基片边缘厚度增大压敏电阻耐边缘效应能力以减少失效风险，同时避免整体增大基体厚度造成的材料浪费，常规使用时，压敏电压主要由凹形压敏电阻基体的最小厚度决定，但凹形电阻不同厚度间压敏电压相差不大，在高压冲击时，各个部位均可处于导通状态，经实验验证，压敏电阻器电流冲击失效一般发生在电极边缘，增大电极边缘区域压敏电阻基体的厚度后，压敏电阻耐电流冲击能力增强，本实用新型一种凹形压敏电阻器芯片耐受多次电流冲击的能力明显强于普通圆柱体形压敏电阻器芯片，可有效减少材料浪费，并提升产品可靠性、安全性。

本实用新型对照现有技术的有益效果是，通过压敏电阻器基体凹形结构的设计，可增大电极间表面爬电距离，相比通用的圆柱体形基体结构，可有效减少表面跨弧爬电风险，同时增大了压敏电阻器基体边缘区域耐受电流冲击的能力，减少材料浪费，提升压敏电阻器芯片的可靠性、安全性，通过小深度的凹形基体结构，可通过网板丝印方式印制电极，更易规模化生产，保证批量生产过程中的质量稳定，通过压敏电阻器基体侧面环状倒角斜面的设计，可提升压敏电阻器基体边缘密度及强度，减小运输及磕碰带来的缺角风险，有利于提升产品可靠性。

附图说明

图1是本实用新型一种凹形压敏电阻器芯片结构示意图。

图2是本实用新型一种凹形压敏电阻器芯片的压敏电阻器基体结构示意图。

图3是本实用新型一种凹形压敏电阻器芯片的剖视图。

具体实施方式

实施例1，参见附图1、2、3所示，本实用新型一种凹形压敏电阻器芯片包括有压敏电阻器基体001 及电极002，圆柱体形压敏电阻器基体001的上下底面003各有一圆台形空缺004，圆台形空缺004的对称轴与基体001的对称轴重合，基体001的上下底面003与侧面005间设有环状倒角斜面006，压敏电阻器基体001上下底面003的中心部位为一圆面301，压敏电阻器基体001上下底面003中心部位圆面301 外围为一形如圆台侧面的斜面302，形如圆台侧面的斜面302外围为一圆环303，圆环303所在平面平行于压敏电阻器基体001上下底面003中心部位圆面301所在平面，圆环303外围为环状倒角斜面006，压敏电阻器基体001的上下底面003设有电极002，电极002面积大于其所在压敏电阻器基体001底面的中心部位圆面301面积，压敏电阻器基体001底面的中心部位圆面301所在平面与压敏电阻器基体001同一底面的圆环303所在平面的距离为0.7毫米，压敏电阻器基体001的形如圆台侧面的斜面302与压敏电阻器基体001底面的圆环303所在平面的夹角为160度，压敏电阻器基体001底面003与侧面005间的环状倒角斜面006与压敏电阻器基体001底面的圆环303所在平面的夹角为130度。

实施例2，本实施例中，一种凹形压敏电阻器芯片于实施例1的区别在于：所述的压敏电阻器基体001 底面的中心部位圆面301所在平面与压敏电阻器基体001同一底面的圆环303所在平面的距离为1毫米，压敏电阻器基体001的形如圆台侧面的斜面302与压敏电阻器基体001底面的圆环303所在平面的夹角为 155度，压敏电阻器基体001底面003与侧面005间的环状倒角斜面006与压敏电阻器基体001底面的圆环303所在平面的夹角为120度。

实施例3，本实施例中，一种凹形压敏电阻器芯片于实施例1的区别在于：所述的压敏电阻器基体001 底面的中心部位圆面301所在平面与压敏电阻器基体001同一底面的圆环303所在平面的距离为0.5毫米，压敏电阻器基体001的形如圆台侧面的斜面302与压敏电阻器基体001底面的圆环303所在平面的夹角为 165度，压敏电阻器基体001底面003与侧面005间的环状倒角斜面006与压敏电阻器基体001底面的圆环303所在平面的夹角为140度。