固态成像元件的制作方法

相关申请的交叉引用

本申请要求于2017年4月12日提交的日本在先专利申请jp2017-078701的权益，其全部内容通过引用合并于此。

本技术涉及一种固态成像元件，尤其涉及一种用于通过电气接合多个半导体芯片的各个电极而构成的固态成像元件的技术。

背景技术：

过去，在由半导体构件构成的半导体元件被接合以制造3d集成电路、固态成像元件等的情况下，使用用于直接接合设置在半导体元件之间的接合面上的cu电极的方法，接合的cu电极用作配线。作为以这种方法制造的示例性固态成像元件，专利文献1公开了一种固态成像元件，其中第一半导体基板和第二半导体基板经由配置在相应表面上的cu电极接合，在接合期间，第一基板的背面向上配置，并且在第一基板的背面的最上部设置微透镜。专利文献1中的技术被认为可以大大提高固态成像元件的性能。顺便提及的是，在根据专利文献1的固态成像元件中cu电极相对于半导体基板之间的接合面的覆盖率低的情况下，接合面的平坦性可能劣化，并且在半导体基板之间的贴合性可能不足。

另一方面，例如，在专利文献2中提出了一种半导体元件，用于通过在作为一个半导体构件的第一配线层和作为另一个半导体构件的第二配线层之间的接合面上配置cu制的虚设电极来经由虚设电极而接合第一配线层和第二配线层。专利文献2中的技术被认为可以在第一配线层和第二配线层之间的接合面上增大进行金属接合的面积，从而提高第一配线层和第二配线层之间的接合强度。

[引用文献列表]

[专利文献]

专利文献1：日本专利申请公开no.2006-191081

专利文献2：日本专利申请公开no.2012-256736

技术实现要素：

发明要解决的问题

然而，即使专利文献2中提出的虚设电极配置在专利文献1中公开的固态成像元件中设置的半导体基板之间的接合面上，如果虚设电极不规则地配置，则像素之间的接合电容也不同，并且在输出图像上可能会映入虚设电极。

因此，本技术在这种情况下作出，并且旨在提供一种能够防止(或者可选择地，减少)光学特性劣化并提高图像质量的固态成像元件。

解决问题的方案

根据本技术的实施方案，一种成像元件包括第一芯片，第一芯片包括：第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，其中第一和第二像素基于所述电荷输出像素信号；和第一连接区域，用于将第一芯片接合到第二芯片，并且包括在平面图中与第一光电转换区域重叠的第一连接部和在平面图中与第二光电转换区域重叠的第二连接部。第一光电转换区域接收第一波长的入射光，并且第二光电转换区域接收大于第一波长的第二波长的入射光。在平面图中，第一连接部和第一光电转换区域的重叠面积大于第二连接部和第二光电转换区域的重叠面积。

此外，作为本技术的另一示例的成像元件包括第一芯片，第一芯片包括：第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，其中第一和第二像素基于所述电荷输出像素信号；和第一连接区域，用于将第一芯片接合到第二芯片，并且包括在平面图中与第一光电转换区域重叠的多个第一连接部和在平面图中与第二光电转换区域重叠的多个第二连接部。第一光电转换区域接收第一波长的入射光，并且第二光电转换区域接收大于第一波长的第二波长的入射光，和其中多个第一连接部的数量大于多个第二连接部的数量。

此外，作为本技术的另一示例的成像元件包括第一芯片，第一芯片包括：第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，并且基于所述电荷输出像素信号；和第一连接区域，用于接合到第二芯片，并且包括在平面图中与第一光电转换区域和第二光电转换区域重叠的第一连接部。第一光电转换区域转换第一波长的入射光，并且第二光电转换区域转换大于第一波长的第二波长的入射光。第一连接部与第一光电转换区域的至少一部分和第二光电转换区域的至少一部分重叠。

此外，作为本技术的另一示例的成像元件包括第一芯片，第一芯片包括：第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，其中第一和第二像素基于所述电荷输出像素信号；和第一连接区域，用于将第一芯片接合到第二芯片，并且包括在平面图中与第一光电转换区域重叠的第一连接部和在平面图中与第二光电转换区域重叠的第二连接部。第一光电转换区域和第二光电转换区域接收第一波长的入射光，和在平面图中，第一连接部和第一光电转换区域的重叠面积与第二连接部和第二光电转换区域的重叠面积相同。

发明效果

根据本技术的实施方案，可以提供一种能够防止(或者可选择地，减少)光学特性的劣化并且提高图像质量的固态成像元件。另外，本技术的效果不限于上述效果，并且可以获得本公开中记载的任何效果。

附图说明

图1是示出根据本技术实施方案的固态成像元件的示例性构成的框图。

图2是示出根据本技术实施方案的固态成像元件的层叠结构的示意图。

图3a是示出根据本技术第一实施方案的固态成像元件的垂直信号线的平面配置图，图3b是像素阵列中的各像素的电路构成图，图3c是示出半导体元件的上芯片的配线的局部放大图。

图4a是示出根据本技术第一实施方案的固态成像元件的电路块的平面配置的配置图，图4b是示出半导体元件的上芯片的配置图，图4c是示出半导体元件的下芯片的配置图。

图5a是示出根据本技术第一实施方案的变形例的固态成像元件的电路块的平面配置的配置图，图5b是示出半导体元件的上芯片的配置图，图5c是示出半导体元件的下芯片的配置图。

图6a是示出来自典型固态成像元件的红色像素的入射光的断面图，图6b是示出来自绿色像素的入射光的断面图，图6c是示出来自蓝色像素的入射光的断面图。

图7是示出根据本技术第一实施方案的固态成像元件的断面结构的示意性断面图。

图8a是示出根据本技术第一实施方案的固态成像元件的垂直信号线的平面配置图，图8b是示出电极焊盘的配置的示意性构成图，图8c是示出半导体元件的上芯片的配线的局部放大图。

图9是示出根据第二实施方案的像素阵列和电极焊盘的放大平面图。

图10是示出根据第三实施方案的像素阵列和电极焊盘的放大平面图。

图11是示出根据第四实施方案的像素阵列和电极焊盘的放大平面图。

图12是示出根据第五实施方案的像素阵列和电极焊盘的放大平面图。

图13a是示出根据第六实施方案的固态成像元件的垂直信号线的平面配置图，图13b是示出半导体元件的上芯片的配线的局部放大图。

图14a是示出来自根据第六实施方案的固态成像元件的红色像素的入射光的断面图，图14b是示出来自绿色像素的入射光的断面图，图14c是示出来自蓝色像素的入射光的断面图。

图15a是示出根据第七实施方案的固态成像元件的垂直信号线的平面配置图，图15b是示出电极焊盘的配置的示意性构成图。

图16是示出根据第八实施方案的固态成像元件中的电极焊盘的配置的示意性构成图。

图17是示出根据第九实施方案的固态成像元件中的电极焊盘的配置的示意性构成图。

图18是示出根据第九实施方案的固态成像元件的断面结构的示意性断面图。

图19a是示出根据第十实施方案的固态成像元件的垂直信号线的平面配置图，图19b是示出电极焊盘的配置的示意性构成图。

图20是示出根据第十一实施方案的固态成像元件中的电极焊盘的配置的示意性构成图。

图21是示出根据第十二实施方案的电极焊盘的配置的示意性构成图。

图22是示出根据第十三实施方案的像素阵列和电极焊盘的放大平面图。

图23是示出根据第十四实施方案的像素阵列和电极焊盘的放大平面图。

图24是示出根据第十四实施方案的固态成像元件的断面结构的示意性断面图。

图25是根据第十五实施方案的电子设备的示意构成图。

具体实施方式

下面将参照附图说明用于实施本技术的优选实施方案。另外，下面说明的实施方案是本技术的示例性代表性实施方案，并且不缩窄本技术的范围。

请注意，将按以下顺序进行说明。

1.固态成像元件的示例性构成

2.固态成像元件的示例性层叠结构

3.根据第一实施方案的固态成像元件

4.根据第二实施方案的固态成像元件

5.根据第三实施方案的固态成像元件

6.根据第四实施方案的固态成像元件

7.根据第五实施方案的固态成像元件

8.根据第六实施方案的固态成像元件

9.根据第七实施方案的固态成像元件

10.根据第八实施方案的固态成像元件

11.根据第九实施方案的固态成像元件

12.根据第十实施方案的固态成像元件

13.根据第十一实施方案的固态成像元件

14.根据第十二实施方案的固态成像元件

15.根据第十三实施方案的固态成像元件

16.根据第十四实施方案的固态成像元件

17.根据第十五实施方案的电子设备

<1.固态成像元件的示例性构成>

图1是示出根据本技术实施方案的固态成像元件的示例性构成的框图。

如图1所示，固态成像元件1被构造成例如互补金属氧化物半导体(cmos)图像传感器。固态成像元件1包括像素区域(像素阵列)3和外围电路单元，在像素区域中多个像素2以2d阵列形状规则地排列在半导体基板(如si基板)(未示出)上。

像素2包括光电转换单元(例如，光电二极管)和多个像素晶体管(mos晶体管)。例如，像素晶体管可以由包括传输晶体管、复位晶体管和放大晶体管的三个晶体管构成。此外，像素晶体管可以由还包括选择晶体管的四个晶体管构成。另外，单位像素的等效电路与众所周知的技术中的等效电路类似，并且将省略其详细说明。

此外，像素2可以被构造成一个单位像素或者可以是像素共享结构。像素共享结构是多个光电二极管共享浮动扩散部(fd)和传输晶体管之外的其他晶体管的结构。即，在共享像素中，构成多个单位像素的光电二极管和传输晶体管共享每个其他像素晶体管。

外围电路单元包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8。

例如，垂直驱动电路4由移位寄存器构成。垂直驱动电路4选择像素驱动配线，并将用于驱动像素的脉冲供给到所选择的像素驱动配线，从而以行为单位驱动像素。即，垂直驱动电路4以行为单位在垂直方向上顺次地选择和扫描像素阵列3中的各像素2。然后，垂直驱动电路4经由垂直信号线9将基于根据在各像素2中的光电转换单元中接收的光量生成的信号电荷的像素信号供给到列信号处理电路5。

例如，列信号处理电路5针对每列像素2配置。列信号处理电路5针对每列像素对从一行像素2输出的信号执行诸如噪声消除等信号处理。具体地，列信号处理电路5执行诸如相关双采样(cds)、信号放大和模拟/数字(ad)转换等信号处理，以消除像素2固有的固定模式噪声。水平选择开关(未示出)设置在列信号处理电路5的输出段，以连接到水平信号线10。

例如，水平驱动电路6由移位寄存器构成。水平驱动电路6顺次地输出水平扫描脉冲，依次选择并使各列信号处理电路5将来自各个列信号处理电路5的像素信号输出到水平信号线10。

输出电路7对经由水平信号线10从每个列信号处理电路5顺次供给的信号执行信号处理，并输出信号。例如，输出电路7可以仅执行缓冲，或者可以进行黑电平调整、进行列变化校正、执行各种数字信号处理等。

控制电路8接收用于指示操作模式等的输入时钟和数据，并输出诸如固态成像元件1的内部信息等数据。此外，控制电路8生成时钟信号或控制信号，其是基于垂直同步信号、水平同步信号和主时钟的垂直驱动电路4、列信号处理电路5、水平驱动电路6等的操作的基准。然后，控制电路8将信号输入到垂直驱动电路4、列信号处理电路5、水平驱动电路6等。

i/o端子12与外部交换信号。

<2.固态成像元件的示例性层叠结构>

图2a～图2c是示出根据本技术实施方案的固态成像元件的示例性层叠结构的示意图。参照图2a～图2c说明根据本技术实施方案的固态成像元件的示例性层叠结构。

作为第一示例，图2a所示的固态成像元件1a由第一半导体基板21和第二半导体基板22构成。第一半导体基板21安装有像素阵列23和控制电路24。第二半导体基板22安装有包括信号处理电路的逻辑电路25。然后，第一半导体基板21和第二半导体基板22彼此电气连接，从而将固态成像元件1a构造为一个半导体芯片。

作为第二示例，图2b所示的固态成像元件1b由第一半导体基板21和第二半导体基板22构成。第一半导体基板21安装有像素阵列23。第二半导体基板22安装有控制电路24和包括信号处理电路的逻辑电路25。然后，第一半导体基板21和第二半导体基板22彼此电气连接，从而将固态成像元件1b构造为一个半导体芯片。

作为第三示例，图2c所示的固态成像元件1c由第一半导体基板21和第二半导体基板22构成。第一半导体基板21安装有像素阵列23和用于控制像素阵列23的控制电路24-1。第二半导体基板22安装有用于控制逻辑电路25的控制电路24-2和包括信号处理电路的逻辑电路25。然后，第一半导体基板21和第二半导体基板22彼此电气连接，从而将固态成像元件1c构造为一个半导体芯片。

尽管未示出，但是根据cmos图像传感器的构成，可以贴合两个或更多个半导体芯片部，以构成cmos图像传感器。例如，除了第一和第二半导体芯片部之外，添加包括存储元件阵列的半导体芯片部、包括其他电路元件的半导体芯片部等，以贴合三个或更多个半导体芯片部，从而将cmos图像传感器构造为一个芯片。

[固态成像元件的示例性构成]

<3.根据第一实施方案的固态成像元件>

参照图3a～图3c说明根据本技术第一实施方案的固态成像元件(图像传感器)的一部分的示例性构成。图3a是示出根据本实施方案的固态成像元件中设置的第一半导体芯片(上芯片)的垂直信号线的平面配置图。图3b是设置在第一半导体芯片中的像素阵列中的各像素的电路构成图，图3c是示出第一半导体芯片的配线的局部放大图。另外，根据本实施方案的固态成像元件是能够对物体成像并获得拍摄图像的数字数据的固态成像元件，如互补金属氧化物半导体(cmos)图像传感器或电荷耦合器件(ccd)图像传感器。

如图3a所示，第一半导体芯片31包括像素阵列区域32、cu-cu电极接合区域(cc接合区域)34和作为垂直信号线的输出线(vsl)35和36。每个输出线(vsl)35和36在第一半导体芯片31的中央部被分割，从而被分割为上侧输出线(vsl)35和下侧输出线(vsl)36。

像素阵列区域32是像素区域，其中具有诸如光电二极管等光电转换装置的像素构成以阵列(矩阵)形状配置。像素阵列区域32由控制单元(未示出)控制，接收在各像素处的被摄体的光，对入射光进行光电转换，从而累积电荷，并且在预定的(或者可选择地，期望的)时刻将在各像素中累积的电荷作为像素信号输出。

如图3b所示，配置在像素阵列区域32中的像素38每个由光电二极管(pd)、传输开关(trg)、浮动扩散部(fd)、mos放大器(amp)、选择开关(sel)和复位开关(rst)构成。然后，将像素38连接到电源电压(vdd)。

图3c示出图3a的区域a3内的配线。首先，如图3c所示，例如，在像素阵列区域32中，如同像素1～像素5那样针对每列连续配置具有图3b的构成的像素38。

然后，如图3b和图3c所示，作为示例，像素阵列区域32针对每列设置有四条(四系统的)输出线(vsl)。图3c中的各像素1～像素5的电路以四行连接到四系统的输出线vsl1～vsl4。即，各像素1～像素5的电路以四个像素为单位每隔五行与同一系统的输出线vsl1～vsl4连接。在图3c中，像素4连接到第一输出线(vsl1)，像素3连接到第二输出线(vsl2)，像素2连接到第三输出线(vsl3)，并且像素1和像素5连接到第四输出线(vsl4)。

[固态成像元件的示例性层叠]

参照图4a～图4c和图5a～图5c说明根据本实施方案的固态成像元件的一部分的示例性层叠。图4a是示出根据本实施方案的固态成像元件的电路块的平面配置的配置图，图4b是示出半导体元件的上芯片的配置图，图4c是半导体元件的下芯片的配置图。

首先，在典型的固态成像元件上形成的晶体管的形状未采用它们的设计形状，并且由于制造的变形，特别是在光刻步骤中的制造的变形，其尺寸可能分散地分布。此外，存在这样的趋势，其中当配置有要形成的多个晶体管的区域较小时，分散通常较小，并且当配置有要形成的多个晶体管的区域较大时，分散较大。此外，当将固态成像元件中使用的信号处理电路与存储器进行比较时，对于其中晶体管规则和重复配置的存储器，晶体管的各个部分的尺寸的分散较小，并且对于其中具有各种尺寸的晶体管不规则地配置的信号处理电路，晶体管的各个部分的尺寸的分散容易增加。然后，在将模拟信号处理电路与数字信号处理电路进行比较时，在晶体管不具有其设计的形状的情况下，在模拟信号处理电路中对电路特性的不利影响比数字信号处理电路中更严重。

因此，如图4a所示，作为根据本实施方案的固态成像元件的cmos图像传感器(cis)41被构造成使得包括具有像素阵列44的第一半导体芯片42和具有至少一些信号处理电路的第二半导体芯片43的多个芯片接合和层叠。

如图4a和图4b所示，第一半导体芯片42主要配置有像素阵列44。如图4a和图4c所示，第二半导体芯片43配置在第一半导体芯片42的下方。第二半导体芯片43在像素阵列44的中央部的下方集中地配置有模拟数字转换器(ad转换器：adc)45、在ad转换器45的宽度方向上的外侧的逻辑电路46以及模拟信号处理电路。

如图4a所示，第一半导体芯片42和第二半导体芯片43经由其中接合有芯片的电极焊盘的cu-cu电极接合部(cc接合部)49彼此连接。第一半导体芯片42的输出线经由导电通孔48和cc接合部49连接到第二半导体芯片43中的ad转换器45。

即，当像素阵列44的每列被假定为重复单位并与其相对应时，或者在设置有其中一个浮动扩散部(fd)由多个像素共享的像素共享结构的情况下当共享单元的宽度被假定为重复单位并与其相对应时，第二半导体芯片(下芯片)43针对重复单位包括被构造成从像素中读取的信号进行ad转换的诸如adc45等模拟电路(在下文中，为方便起见，将针对重复单位设置的模拟电路称为“列信号处理电路”)。

此外，除了列信号处理电路之外，第二半导体芯片43针对重复单位、或者针对在以重复单位共享的构成或者针对由整个像素阵列44共享的构成还包括用于信号处理的数字电路。

可选择地，第二半导体芯片43包括针对重复单位、针对在以重复单位共享的构成或者针对由整个像素阵列44共享的构成的存储器。

然后，第二半导体芯片43配置有列信号处理电路，使得在将具有与像素阵列44的面积相同的尺寸的矩形在像素阵列44的垂直信号线延伸的方向上均匀地分割为第一至第四区域的情况下，在第二和第三区域中列信号处理电路占据的面积与配置在矩形内部的第二和第三区域的比例大于在第一和第四区域中列信号处理电路占据的面积与配置在矩形外部的第一和第四区域的比例。

利用上述构成，根据本实施方案的cmos图像传感器41使得列信号处理电路集中配置在比典型技术更窄的区域中。因此，提供了下列效果：设置在列信号处理电路中的晶体管的形状比在典型技术中更接近设计值，并且因此列信号处理电路的特性比在典型技术中更接近设计值。

此外，利用上述构成，根据本实施方案的cmos图像传感器41可以减小半导体芯片的尺寸并降低成本。此外，配线层具有足够的空间，因此可以容易地拉动配线。此外，设置多个芯片从而优化各个芯片。例如，可以实现具有更少配线层的多层构成，以防止(或者可选择地，减少)由于像素芯片中的配线层的光学反射而导致的量子效率的降低，并且实现配线层的多层构成，以便优化下芯片43中的配线间的联接等。

此外，在背面照射型固态成像元件的情况下，不会由配线层引起光学反射，而且通过防止(或者可选择地，减少)不必要的配线层的增加，可以限制配线步骤等的增加，并且可以实现成本的降低。

另外，根据本技术实施方案的固态成像元件不限于上述构成，并且可以具有其他构成。

图5a是示出根据本实施方案的变形例的固态成像元件的电路块的平面配置的配置图，图5b是示出半导体元件的上芯片的配置图，图5c是示出半导体元件的下芯片的配置图。

如图5a所示，在根据本实施方案的变形例的cmos图像传感器51中，第一半导体芯片42的像素阵列44中的所有像素经由导电通孔48和cc接合部52连接到第二半导体芯片43中的ad转换器45和逻辑电路46。

cc接合部52配置在像素阵列44的整个区域中，以连接到第二半导体芯片43，使得cmos图像传感器51可以减少垂直信号线上的负荷并且可以实现高速。

[典型固态成像元件的断面结构]

图6a是示出来自典型固态成像元件的红色像素的入射光的断面图，图6b是示出来自典型固态成像元件的绿色像素的入射光的断面图，图6c是示出来自典型固态成像元件的蓝色像素的入射光的断面图。

如图6a所示，背面照射型的典型cmos固态成像元件61包括层叠半导体芯片，其中其上形成有像素阵列和控制电路的第一半导体芯片部62贴合到其上形成有逻辑电路的第二半导体芯片部63。

第一半导体芯片部62使得由作为光电转换单元的光电二极管pd和多个像素晶体管构成的像素阵列形成在由硅制成的第一半导体基板64上。此外，滤色器66和片上透镜67形成在像素阵列上。第二半导体芯片部63使得构成外围电路的逻辑电路形成在由硅制成的第二半导体基板65上的各个半导体芯片部的区域中。

由金属制成的第一电极焊盘602形成在第一半导体芯片部62上，以面向第二半导体芯片部63的接合面609。由金属制成的第二电极焊盘606形成在第二半导体芯片部63上，以面向第一半导体芯片部62的接合面609。然后，面向接合面609的第一电极焊盘602和第二电极焊盘606彼此直接接合，因此第一半导体芯片部62电气连接到第二半导体芯片部63，使得其多层配线层彼此面对。

图6a中的滤色器66的左端表示红色像素，红色像素和绿色像素从左端交替配置，并且绿色像素配置在右端。类似地，图6b中的滤色器66的左端表示绿色像素，绿色像素和蓝色像素从左端交替配置，并且蓝色像素配置在右端。此外，图6c中的滤色器66的左端表示蓝色像素，蓝色像素和绿色像素从左端交替配置，并且绿色像素配置在右端。然后，在第一电极焊盘602和第二电极焊盘606之间的cu-cu电极接合部(cc接合部)配置在所有红色像素、绿色像素和蓝色像素的下方。

在如此构成的固态成像元件61的光电二极管pd中入射的光的一部分未在光电二极管pd中进行光电转换，而是如图6a～图6c中的箭头所示，透过光电二极管pd。此时，对于更长波长的光，透过的光量更大，因此图6a中的红色光量最多，图6b中的绿色光量次之，并且图6c中蓝色光量最少。

然后，当cc接合部配置在光电二极管pd下方时，透过光在cc接合部上反射，以再次入射到光电二极管pd中。再次入射到光电二极管pd中的光可能引起光入射到其中的像素的感度的增加，并且光可能根据入射角度再次入射到与该像素不同的像素中，并且可能引起混色。像素感度的增加和在其他像素中引起的混色的量的增加在波长更长的光入射到其内的像素中更加明显。即，在图6a～图6c中，上述增加在红色像素中显得最为明显，在绿色像素中显得次为明显，而在蓝色像素中影响最小。以这种方式，随着感度的变化或像素之间的混色的量的变多，可能在从固态成像元件输出的图像中引起图像质量的降低。

[固态成像元件的示例性断面结构]

参照图7说明根据本实施方案的固态成像元件的示例性断面结构。

图7示出根据本实施方案的固态成像元件或背面照射型cmos固态成像元件的第一实施方案。背面照射型cmos固态成像元件是这样的cmos固态成像元件，其中光接收单元配置在电路单元的上部，并且具有比前面照射型cmos固态成像元件更高的感度和更低的噪声。类似于图2a的固态成像元件1a，根据第一实施方案的固态成像元件71包括层叠半导体芯片，其中将其上形成有像素阵列23和控制电路24的第一半导体芯片部72贴合到其上形成有逻辑电路25的第二半导体芯片部73。第一半导体芯片部72贴合到第二半导体芯片部73，使得下文所述的其多层配线层彼此面对，并且其连接配线彼此直接接合。

第一半导体芯片部72使得半导体阱区域710形成在包括减薄硅的第一半导体基板74中。在半导体阱区域710中形成有像素阵列，在该像素阵列中，各自由作为光电转换单元或光电转换区域的光电二极管pd和多个像素晶体管tr1构成的多个像素二维地排列成一条线。此外，虽然未示出，但是在第一半导体基板74上形成有构成控制电路24的多个mos晶体管。在第一半导体基板74的表面上形成有其中经由层间绝缘膜704配置根据本实施方案的多个或三个由金属制成的配线的多层配线层701。作为示例，采用双镶嵌法形成的铜(cu)配线用作配线。经由绝缘膜78在第一半导体基板74的背面上形成遮光膜，并且经由平坦化膜79在有效像素阵列上形成滤色器76和片上透镜77。

在图7中，像素晶体管tr1被示为代表性像素晶体管。在第一半导体芯片部72的多层配线层701中，相应的像素晶体管tr1和配线以及垂直相邻的配线经由导电通孔703连接。此外，由铜(cu)制成的第一电极焊盘(或连接部)702形成在第四配线层处，以面向第二半导体芯片部73的接合面709。第一电极焊盘702经由蓝色像素下方的导电通孔703连接到第三层的由金属制成的期望的配线。此外，在第四配线层处，由与第一电极焊盘702相同尺寸且相同材料制成的第一虚设焊盘702d形成在未形成第一电极焊盘702的蓝色像素的下方。

在第二半导体芯片部73中，构成外围电路的逻辑电路(未示出)形成在由硅制成的第二半导体基板75上的各个半导体芯片部的区域中。逻辑电路由包括cmos晶体管的多个mos晶体管tr2构成。在第二半导体基板75的表面上形成有其中经由层间绝缘膜708配置根据本实施方案的多个或三个由金属制成的配线的多层配线层705。作为示例，采用双镶嵌法形成的铜(cu)配线用作配线。

在图7中，mos晶体管tr2被示为逻辑电路中的代表性mos晶体管。在第二半导体芯片部73的多层配线层705中，mos晶体管tr2和配线以及垂直相邻的配线经由导电通孔707连接。此外，由铜(cu)制成的第二电极焊盘(或连接部)706形成在第四配线层处，以面向第一半导体芯片部72的接合面709。第二电极焊盘706经由导电通孔707连接到第三层的由金属制成的期望的配线。此外，在第四配线层处，由与第二电极焊盘706相同尺寸且相同材料制成的第二虚设焊盘706d形成在未形成第二电极焊盘706的蓝色像素的下方。

第一半导体芯片部72经由cc接合部电气连接到第二半导体芯片部73，其中面向接合面709的第一电极焊盘702和第二电极焊盘706直接接合，使得多层配线层701和705彼此面对。例如，接合部周围的层间绝缘膜由用于防止(或者可选择地，减轻)cu配线的cu扩散的cu扩散阻挡绝缘膜和不具有cu扩散阻挡性的绝缘膜的组合制成。例如，通过热扩散接合来执行cu连接配线之间的直接接合。例如，通过等离子体接合或粘合剂来接合连接配线之外的层间绝缘膜。

根据本实施方案，作为用于连接设置在配置于第一半导体芯片部72中的像素阵列中的垂直信号线和配置在第二半导体芯片部73中的列信号处理电路的连接部的cc接合部仅配置在滤色器76中的蓝色像素的下方。另外，在构成第一半导体芯片部72中的像素阵列的一个像素列设置有多条垂直信号线的情况下，作为垂直信号线的连接部的cc接合部可以配置于在该一列像素中包括的蓝色像素的下方。此外，在像素阵列是拜耳阵列的情况下，配置在不包括蓝色像素的像素列中的垂直信号线在配置于其相邻列中的蓝色像素的下方延伸，并且cc接合部可以配置于在相邻列中配置的蓝色像素的下方。

[固态成像元件的示例性像素配置]

参照图8a～图8c说明根据本实施方案的固态成像元件的示例性像素配置。图8a是示出类似于图3a的根据本实施方案的固态成像元件中的垂直信号线的平面配置图。图8b是示出图8a的像素阵列内的区域a8中的cc接合部的配置的示意性构成图。图8c是示出类似于图3c的第一半导体芯片的配线的局部放大图。在图8c中，像素4连接到第一输出线(vsl1)，像素3连接到第二输出线(vsl2)，像素2连接到第三输出线(vsl3)，并且像素1连接到第四输出线(vsl4)。

如图8b所示，根据本实施方案的固态成像元件71中的像素阵列81排列为其中配置有一个红色像素82、两个绿色像素83,84和一个蓝色像素85并且绿色像素83,84呈对角放置的正方形形状。换句话说，绿色像素84和红色像素82交替排列在一列中，蓝色像素85和绿色像素83交替排列在其相邻列中。然后，作为虚设焊盘的cc接合部(或连接部)86或其中第一电极焊盘702直接接合到第二电极焊盘706的cc接合焊盘87仅配置在蓝色像素85的下方。

利用上述构成，与其中cc接合部配置在所有红色像素、绿色像素和蓝色像素的下方的构成相比，根据本实施方案的固态成像元件71可以进一步限制透过光电二极管pd、在cc接合部86,87的表面上反射并再次入射到光电二极管中的光量，从而减少了像素感度的增加和其他像素中的混色。

此外，根据本实施方案，cc接合部86,87仅配置在像素阵列81的中央部的蓝色像素85的下方。顺便提及的是，即使在蓝色像素85中，光也可以从像素上方入射到光电二极管pd中，可以不在光电二极管pd中进行光电转换，并且可以透过。因此，即使在光透过蓝色像素85的情况下，为了防止(或者可选择地，减少)其下方配置有第一电极焊盘702直接接合到第二电极焊盘706的cc接合部87的蓝色像素85和其下方未配置cc接合部87的蓝色像素85之间的感度差异，其中第一虚设焊盘702d和第二虚设焊盘706d接合的cc接合部86配置在其下方未配置cc接合部87的蓝色像素85的下方。利用该构成，除了上述效果之外，由于存在配置有第一电极焊盘702和第二电极焊盘706的相同颜色的像素和没有配置第一电极焊盘702和第二电极焊盘706的相同颜色的像素，因此还可以减少相同颜色的像素之间的感度差异。

[固态成像元件的示例性制造方法]

下面将说明根据本实施方案的固态成像元件71的示例性制造方法。

首先，例如，在由硅制成的第一半导体基板74中的各个半导体芯片部的区域中形成半导体阱区域710，并且在半导体阱区域710中形成作为各个像素的光电转换单元的光电二极管pd。作为示例，可以首先形成元件分离区域。各光电二极管pd形成为在半导体阱区域710的深度方向上延伸。光电二极管pd形成在构成像素阵列的有效像素阵列和光学黑区域中。

此外，构成各像素的多个像素晶体管tr1形成在半导体阱区域710的表面上。例如，像素晶体管tr1可以由传输晶体管、复位晶体管、放大晶体管和选择晶体管构成。这里，如上所述，像素晶体管tr1作为代表被示出。作为示例，各像素晶体管tr1形成为具有一对源极/漏极区域和经由栅极绝缘膜形成的栅电极。

在第一半导体基板74的表面上经由层间绝缘膜704形成根据本实施方案的具有多个或三个由金属制成的层的配线层701，其包括导电通孔703。配线层701可以采用双镶嵌法形成。即，同时通过先导孔在层间绝缘膜704中形成连接孔和配线槽，形成用于防止(或者可选择地，减少)cu扩散的cu扩散阻挡金属膜和cu籽膜，然后采用镀覆法埋入cu材料层。例如，cu扩散阻挡金属膜可以是ta、tan、ti、tin、w、wn、ru、tizrn或含有它们的合金膜。然后，通过化学机械抛光(cmp)法去除多余的cu材料层，并且形成与平坦化的导电通孔703一体化的cu配线。此后，形成cu扩散阻挡绝缘膜(未示出)。cu扩散阻挡绝缘膜可以采用诸如sin、sic、sicn或sion等绝缘膜。重复执行这些步骤，以形成三层由金属制成的配线层701。

然后，顺次地形成不具有cu扩散阻挡性的第一绝缘膜、不具有cu扩散阻挡性的第二绝缘膜以及cu扩散阻挡绝缘膜。通过包括sio2膜、sicoh膜等来制作第一绝缘膜和第二绝缘膜。此外，如上所述，cu扩散阻挡绝缘膜可以采用诸如sin、sic、sicn或sion等绝缘膜。cu扩散阻挡绝缘膜、第一绝缘膜和第二绝缘膜对应于层间绝缘膜704。然后，使用光刻和蚀刻技术通过先导孔使上部cu扩散阻挡绝缘膜、第二绝缘膜和第一绝缘膜图案化，从而选择性地形成通孔。此后，使第二绝缘膜图案化以选择性地形成开口部。即，使第二绝缘膜图案化以设置对应于将要形成的遮光部(开口部除外)的开口部，对应于将要形成的第一电极焊盘702、第一虚设焊盘702d的开口部以及通孔。

然后，如上所述，形成连接到配线的导电通孔703以及第一电极焊盘702和第一虚设焊盘702d，以便采用双镶嵌法将cu材料埋入到开口部和通孔中。通过包括在第四层的金属来制作第一电极焊盘702和第一虚设焊盘702d。由此，通过包括金属配线、第一电极焊盘702、第一虚设焊盘702d、层间绝缘膜704和绝缘膜来形成多层配线层701。

此外，可以在第一电极焊盘702和第一虚设焊盘702d的上部形成极薄且均匀的绝缘膜。

另一方面，例如，在由硅制成的第二半导体基板75中的各个半导体芯片部的区域形成半导体阱区域。构成逻辑电路的多个mos晶体管tr2形成在半导体阱区域中。这里，如上所述，mos晶体管tr2作为代表被示出。作为示例，可以首先形成元件分离区域。

在第二半导体基板75的表面上经由层间绝缘膜708形成根据本实施方案的具有多个或三个由金属制成的层的配线层，其包括导电通孔707。配线层705可以采用双镶嵌法形成。即，同时通过先导孔在层间绝缘膜708中形成连接孔和配线槽，形成用于防止(或者可选择地，减少)cu扩散的cu扩散阻挡金属膜和cu籽膜，然后采用镀覆法埋入cu材料层。例如，cu扩散阻挡金属膜可以是ta、tan、ti、tin、w、wn、ru、tizrn或含有它们的合金膜。然后，通过化学机械抛光(cmp)法去除多余的cu材料层，以形成与平坦化的导电通孔707一体化的cu配线。此后，形成cu扩散阻挡绝缘膜(未示出)。cu扩散阻挡绝缘膜可以采用诸如sin、sic、sicn或sion等绝缘膜。重复执行这些步骤，以形成三层由金属制成的配线层705。

顺次地形成不具有cu扩散阻挡性的第一绝缘膜、不具有cu扩散阻挡性的第二绝缘膜以及cu扩散阻挡绝缘膜。通过包括sio2膜、sicoh膜等来制作第一绝缘膜和第二绝缘膜。此外，如上所述，cu扩散阻挡绝缘膜可以采用诸如sin、sic、sicn或sion等绝缘膜。cu扩散阻挡绝缘膜、第一绝缘膜和第二绝缘膜对应于层间绝缘膜708。然后，使用光刻和蚀刻技术通过先导孔使上部cu扩散阻挡绝缘膜、第二绝缘膜和第一绝缘膜图案化，从而选择性地形成通孔。此后，使第二绝缘膜图案化以选择性地形成开口部。该开口部形成为覆盖靠近第一半导体芯片部72的第一电极焊盘702的开口部。期望开口部形成为覆盖第一电极焊盘702的开口部且部分重叠在第一电极焊盘702上的大小，以便防止(或者可选择地，减少)由于当稍后将第一半导体基板74接合到第二半导体基板75时的未对准而引起的光泄露。即，使膜图案化，以具有对应于将要形成的第一电极焊盘702的开口部和通孔。

然后，如上所述，形成连接到配线的导电通孔707以及第二电极焊盘706和第二虚设焊盘706d，以便采用双镶嵌法将cu材料埋入到开口部和通孔中。通过包括在第四层的金属来制作第二电极焊盘706和第二虚设焊盘706d。由此，通过包括由金属制成的配线、第二电极焊盘706、第二虚设焊盘706d、层间绝缘膜708和绝缘膜来形成多层配线层705。

此外，在第二电极焊盘706和第二虚设焊盘706d的上部形成极薄且均匀的绝缘膜。

然后，将第一半导体基板74接合到第二半导体基板75，使得第一半导体基板74和第二半导体基板75的多层配线层彼此面对，并且第一电极焊盘702和第二电极焊盘706直接接触且彼此电气连接。即，第一半导体基板74和第二半导体基板75进行物理接合并且彼此电气连接。此时，第一电极焊盘702和第二电极焊盘706在它们的重叠部分彼此直接接合。即，在热处理中，对第一电极焊盘702和第二电极焊盘706进行热扩散接合。此时的热处理温度可以设定在大约100℃～500℃。此外，对作为层间绝缘膜的绝缘膜的表面进行处理，以使其进行等离子体接合。另外，作为层间绝缘膜的绝缘膜可以通过粘合剂接合。

以这种方式，首先将绝缘膜夹在接合面709中，然后加热成晶体生长的铜(crystal-growcopper)作为导电体，使得第一电极焊盘702和第二电极焊盘706联接并且围绕接合面709彼此电气连接。因此，分别将第一电极焊盘702和第二电极焊盘706配置为比形成在第一半导体芯片部72和第二半导体芯片部73中的逻辑电路和配线更靠近接合面709。

然后，在cmp法等中，从第一半导体基板74的背面对其进行研磨、抛光和减薄，从而保留光电二极管pd的必要膜厚度。

然后，在减薄表面上经由绝缘膜形成包括与光学黑区域相对应的光电二极管pd的遮光膜。此外，在与有效像素阵列相对应的光电二极管pd上经由平坦化膜79形成滤色器66和片上透镜77。

然后，将彼此接合的第一半导体基板74和第二半导体基板75分离成半导体芯片，从而获得图7所示的期望的固态成像元件71。

与第一电极焊盘702和第二电极焊盘706以及第一电极焊盘702和第一虚设焊盘702d在同一层上的配线的金属理想地是导电率高、遮光性高且易于接合的材料。除了cu之外，具有该特性的材料还可以采用诸如al、w、ti、ta、mo或ru等单质材料或者合金。

根据本实施方案的第一电极焊盘702和第二电极焊盘706的膜厚度期望根据发射光的第二半导体芯片73的光的波长来确定。作为示例，第一电极焊盘702和第二电极焊盘706的厚度可以设定为大约50nm～800nm。

在根据本实施方案的固态成像元件71的制造方法中，通过包括作为配线层的金属来制作第一电极焊盘702和第二电极焊盘706，因此接合的半导体芯片的整体厚度可以比典型技术中的厚度更小，并且可以使固态成像元件71变薄。由此，可以在不增加半导体芯片的整体厚度的情况下提供具有更少暗电流和随机噪声的固态成像元件71。

此外，在根据本实施方案的固态成像元件71的制造方法中，可以同时形成配线、连接配线、电极焊盘和虚设焊盘，从而减少制造步骤并且可以实现材料成本的降低，由此以低成本制造具有更少暗电流和随机噪声的固态成像元件。

<4.根据第二实施方案的固态成像元件>

参照图9说明根据本技术第二实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，像素阵列具有垂直两像素共享结构。

如图9所示，根据本实施方案的固态成像元件中的像素阵列91形成为垂直两像素共享结构，其中浮动扩散部(fd)92由配置在各列上方和下方的两个像素共享。即，如图9所示，一个fd92由绿色像素84和红色像素82共享，一个fd92由蓝色像素85和绿色像素83共享。利用上述构成，根据本实施方案的固态成像元件可以获得与根据第一实施方案的固态成像元件71类似的效果。

<5.根据第三实施方案的固态成像元件>

参照图10说明根据本技术第三实施方案的固态成像元件。本实施方案与第一和第二实施方案的不同之处在于，像素阵列具有四像素共享结构。另外，根据本技术实施方案的像素阵列的像素共享结构不限于垂直两像素共享结构和四像素共享结构，并且可以是其他共享结构。

如图10所示，根据本实施方案的固态成像元件中的像素阵列101形成两行两列的四像素共享结构，其中在排列成正方形的四像素的中央部共享浮动扩散部(fd)102。即，如图10所示，以正方形排列的红色像素82、绿色像素83,84和蓝色像素85共享一个fd102。利用上述构成，根据本实施方案的固态成像元件可以获得与根据第一实施方案的固态成像元件71类似的效果。

<6.根据第四实施方案的固态成像元件>

参照图11说明根据本技术第四实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，一些cc接合部也形成在蓝色像素之外的像素的下方。

如图11所示，在根据本实施方案的固态成像元件的像素阵列111中，其中将第一电极焊盘702接合到第二电极焊盘706的cc接合部(或连接部)112配置在蓝色像素85的下方，但是cc接合部的一部分延伸到绿色像素84的下方。另外，cc接合部112也可以不限于上述的延伸到绿色像素83的下方。利用上述构成，根据本实施方案的固态成像元件可以获得与根据第一实施方案的固态成像元件71类似的效果。如图所示，在平面图中，cc接合部112不与红色像素82和绿色像素83重叠。此外，cc接合部112的第一部分与像素85重叠，cc接合部112的第二部分与像素84重叠。这里，在平面图中，第一部分大于第二部分。

<7.根据第五实施方案的固态成像元件>

参照图12说明根据本技术第五实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，多个cc接合部配置在蓝色像素的下方。

如图12所示，在根据本实施方案的固态成像元件的像素阵列121中，其中将第一电极焊盘702接合到第二电极焊盘706的四个cc接合部(或连接部)122以两行两列配置在蓝色像素85的下方。另外，cc接合部112的数量不限于四个，并且可以是两个或更多个。

利用上述构成，根据本实施方案的固态成像元件可以获得与根据第一实施方案的固态成像元件71类似的效果。此外，与根据第一实施方案的固态成像元件相比，根据本实施方案的固态成像元件具有配置在一个蓝色像素85下方的更多个cc接合部，因此配置在像素阵列121的一定面积处的垂直信号线可以比第一实施方案中的垂直信号线更多。由此，根据本实施方案的固态成像元件可以进一步减小垂直信号线的寄生电容，并且进一步增加垂直信号线的分割数量，从而比根据第一实施方案的固态成像元件71更快地操作。

<8.根据第六实施方案的固态成像元件>

参照图13a和图13b以及图14a～图14c说明根据本技术第六实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，设置在像素中的配线配置于fd上，并且设置有用于向fd提供低电压的遮光结构。图13a是示出类似于图3a的根据本实施方案的固态成像元件中的第一半导体芯片部131的平面配置图。图13b是示出类似于图8a的根据本实施方案的固态成像元件中的cc接合区域的图13a的区域a13的局部放大图。图14a是示出来自根据本实施方案的固态成像元件中的红色像素的入射光的断面图，图14b是示出来自绿色像素的入射光的断面图，图14c是示出来自蓝色像素的入射光的断面图。

如图14a所示，根据本实施方案的固态成像元件141包括层叠半导体芯片，其中其上形成有像素阵列和控制电路的第一半导体芯片部142贴合到其上形成有逻辑电路的第二半导体芯片部143。

第一半导体芯片部142使得包括作为光电转换单元的光电二极管pd和多个像素晶体管的像素阵列形成在由硅制成的第一半导体基板144上。此外，滤色器146和片上透镜147形成在像素阵列上。虽然未示出，但是第二半导体芯片部143使得构成外围电路的逻辑电路形成在由硅制成的第二半导体基板上的各个半导体芯片部的区域中。

如图14b和图14c所示，由金属制成的第一电极焊盘1412形成在第一半导体芯片部142上，以面向第二半导体芯片部143的接合面1409。由金属制成的第二半导体焊盘1416形成在第二半导体芯片部143上，以面向第一半导体芯片部142的接合面1409。然后，面向接合面1409的第一电极焊盘1412和第二电极焊盘1416彼此直接接合，因此第一半导体芯片部142电气连接到第二半导体芯片部143，使得其多层配线层彼此面对。此外，在接合面1409上接合的第一虚设焊盘(或连接部)1402和第二虚设焊盘(或连接部)1406分别形成在第一半导体芯片部142和第二半导体芯片部143中。

图14a中的滤色器146的左端表示红色像素，红色像素和绿色像素从左端交替配置，并且绿色像素配置在右端。类似地，图14b中的滤色器146的左端表示绿色像素，绿色像素和蓝色像素从左端交替配置，并且蓝色像素配置在右端。此外，图14c中的滤色器146的左端表示蓝色像素，蓝色像素和绿色像素从左端交替配置，并且绿色像素配置在右端。

第一电极焊盘1412和第二电极焊盘1416之间的cu-cu电极接合部(cc接合部)或者第一虚设焊盘1402和第二虚设焊盘1406之间的cc接合部仅配置在固态成像元件141中的蓝色像素的下方。此外，固态成像元件141包括各自由像素阵列中的两个相邻像素共享的fd1410和在fd1410下方的遮光配线1411。请注意，fd1410的配线不限于被两个像素共享，并且该配置可以是其中一个像素包括fd1410的单像素结构。

如果像根据本实施方案的固态成像元件141中那样，cc接合部仅配置在蓝色像素的下方，并且cc接合部未配置在绿色像素和红色像素的下方，则在配置在像素内的配线的面积方面，蓝色像素比绿色像素和红色像素更大。此外，配置在像素中的配线形成与在像素内的第一半导体基板144上形成的fd1410相关联的寄生到fd1410的寄生电容。然而，如果配置在蓝色像素内的配线的面积大于配置在绿色像素和红色像素内的配线的面积，则包括蓝色像素中的寄生电容的fd电容可以大于绿色像素和红色像素中的fd电容。由此，当设置在像素中的光电二极管pd中引起的特定信号电荷在fd1410中经过电荷-电压转换以获得输出电压时，蓝色像素的输出电压可能与绿色像素和红色像素的输出电压不匹配。

因此，根据本实施方案的固态成像元件141将在设置在像素中的配线中的最接近fd1410的配线层配置到fd1410上，并且包括用于向fd1410提供低电压的遮光配线1411，以便使fd1410的各寄生电容在其中设置在像素中的配线的面积由于所配置的cc接合部而更大的蓝色像素、其中没有配置cc接合部的绿色像素和红色像素中是相等的。

利用上述构成，根据本实施方案的固态成像元件可以获得与根据第一实施方案的固态成像元件71类似的效果。此外，设置遮光结构，因此固态成像元件141使得形成为比遮光配线1411更远离fd1410的配线不会形成相对于fd1410的寄生电容。由此，cc接合部配置在蓝色像素的下方，并且cc接合部未配置在绿色像素和红色像素的下方，因此即使蓝色像素的配线面积不同于绿色像素和红色像素的配线面积，在配线和fd1410之间也不会引起寄生电容，并且fd1410的电容可以保持恒定。

<9.根据第七实施方案的固态成像元件>

参照图15a和图15b说明根据本技术第七实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，cc接合部配置在像素阵列的中央部的所有蓝色像素、绿色像素和红色像素的下方。图15a是示出类似于图3a的根据本实施方案的固态成像元件中的第一半导体芯片部150的平面配置图，图15b是示出图15a的第一半导体芯片部150的区域a15中的像素阵列151的配置的示意性构成图。

如图15a和图15b所示，根据本实施方案的固态成像元件使得cc接合部(或连接部)153和配置在第二半导体芯片部中的列信号处理电路配置在像素阵列151的中央部的蓝色像素、绿色像素和红色像素的下方，其中该cc接合部(或连接部)作为用于连接设置在配置于第一半导体芯片部150中的像素阵列151中的垂直信号线的连接部。此外，根据本实施方案的固态成像元件使得在像素阵列151内将由与cc接合部相同尺寸且相同材料制作的虚设图案(或连接部)152配置在其下方未配置cc接合部的像素的下方。

利用上述构成，根据本实施方案的固态成像元件可以通过信号处理来校正由于透过光电二极管pd的光在cc接合部的表面上反射并且再次入射到光电二极管pd中的事实而引起的其他像素中的混色，从而减少相同颜色的像素之间的感度差异。

此外，根据本实施方案的固态成像元件还可以包括校正单元，该校正单元被构造成通过使用设置在固态成像元件中的信号处理电路来将其中造成混色的像素的输出校正为不包括混色的输出。例如，当光入射到像素中时，根据入射光的量预先找到像素的输出与混入相邻像素中的光量之间的关系，并且在实际使用过程中，可以通过使用这种关系来校正通过成像获得的各像素的输出。设置校正单元，使得根据本实施方案的固态成像元件可以防止(或者可选择地，减少)相邻像素中的混色出现在从固态成像元件输出的图像上。

<10.根据第八实施方案的固态成像元件>

参照图16说明根据本技术第八实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，cc接合部仅配置在像素阵列的中央部的绿色像素的下方。

如图16所示，根据本实施方案的固态成像元件中的像素阵列161使得作为虚设焊盘的cc接合部(或连接部)162或作为连接焊盘的cc接合部(或连接部)163仅配置在绿色像素83和84的下方。

利用上述构成，与cc接合部162或cc接合部163配置在所有像素下方的情况相比，根据本实施方案的固态成像元件可以进一步减少从红色像素82到相邻的像素中的混色。此外，与cc接合部162或cc接合部163仅配置在蓝色像素85下方的情况相比，在制造固态成像元件的晶片步骤中，当采用抛光法在第一半导体芯片部和第二半导体芯片部的各个表面上形成cc接合部时，根据本实施方案的固态成像元件可以进一步限制cc接合部的表面的平坦性的劣化，例如由于在整个晶片中cc接合部面积较大而引起的cc接合部的肩部脱落(shoulderdropout)。

<11.根据第九实施方案的固态成像元件>

下面参照图17和图18说明根据本技术第九实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，cc接合部仅配置在像素阵列的中央部的红色像素的下方。

如图17所示，在根据本实施方案的固态成像元件的像素阵列171中，作为虚设焊盘的cc接合部(或连接部)172或作为连接焊盘的cc接合部(或连接部)173仅配置在红色像素82的下方。

如图18所示，根据本实施方案的固态成像元件181包括层叠半导体芯片，其中其上形成有像素阵列171和控制电路的第一半导体芯片部182贴合到其上形成有逻辑电路的第二半导体芯片部183。

第一半导体芯片部182使得由作为光电转换单元的光电二极管pd和多个像素晶体管构成的像素阵列171形成在由硅制成的第一半导体基板184上。此外，滤色器186和片上透镜187形成在像素阵列171上。虽然未示出，但是第二半导体芯片部183使得构成外围电路的逻辑电路形成在由硅制成的第二半导体基板上的各个半导体芯片部的区域中。

如图18所示，由金属制成的第一电极焊盘1812形成在第一半导体芯片部182上，以面向第二半导体芯片部183的接合面1809。由金属制成的第二电极焊盘1816形成在第二半导体芯片部183上，以面向第一半导体芯片部182的接合面1809。然后，面向接合面1809的第一电极焊盘1812和第二电极焊盘1816彼此直接接合，因此第一半导体芯片部182电气连接到第二半导体芯片部183，使得其多层配线层彼此面对。此外，在接合面1809处接合的第一虚设焊盘(或连接部)1802和第二虚设焊盘(或连接部)1806分别形成在第一半导体芯片部182和第二半导体芯片部183上。

图18中的滤色器186的左端表示红色像素，红色像素和绿色像素从左端交替配置，并且绿色像素配置在右端。此外，固态成像元件181使得第一虚设焊盘1802和第二虚设焊盘1806之间的cc接合部172或第一电极焊盘1812和第二电极焊盘1816之间的cu-cu电极接合部(cc接合部)173仅配置在红色像素82的下方。

利用上述构成，当反射的入射光再次入射到像素中时，根据本实施方案的固态成像元件可以增强像素的感度。因此，在入射光几乎垂直并且其反射光再次入射到像素中的情况下，或者通过形成其中防止(或者可选择地，减少)配线层中的混色的结构，根据本实施方案的固态成像元件可以通过使像素上的光反射来增强像素的感度。

<12.根据第十实施方案的固态成像元件>

参照图19a和图19b说明根据本技术第十实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，固态成像元件不包括滤色器，并且cc接合部设置在所有像素的下方。图19a是示出类似于图3a的根据本实施方案的固态成像元件中的第一半导体芯片部190的平面配置图。图19b是示出类似于图8b的图19a的像素阵列191内的区域a17中的cc接合部的配置的示意性构成图。

如图19b所示，在根据本实施方案的固态成像元件中，不具有滤色器的像素192～195配置在像素阵列191中。此外，作为虚设焊盘的cc接合部(或连接部)196或作为连接焊盘的cc接合部(或连接部)197配置在所有像素的下方。

根据本实施方案的固态成像元件不包括滤色器，因此相对于入射光，反射光的量是恒定的，并且可以校正每种颜色。另外，即使未设置滤色器，各像素的输出也会变化，从而校正每种颜色。

<13.根据第十一实施方案的固态成像元件>

参照图20说明根据本技术第十一实施方案的固态成像元件。本实施方案与第十实施方案的不同之处在于，cc接合部设置在各像素之间的边界下方。

如图20所示，作为示例，在根据本实施方案的固态成像元件的像素阵列201中，作为虚设焊盘的cc接合部(或连接部)202或作为连接焊盘的cc接合部203配置在以正方形排列的四个像素192～195的中央部的下方。利用上述构成，根据本实施方案的固态成像元件可以获得与根据第十实施方案的固态成像元件类似的效果。

<14.根据第十二实施方案的固态成像元件>

参照图21说明根据本技术第十二实施方案的固态成像元件。本实施方案与第十一实施方案的不同之处在于，fd配置在cc接合部的上方。

如图21所示，作为示例，在根据本实施方案的固态成像元件的像素阵列211中，作为虚设焊盘或连接焊盘的cc接合部(或连接部)212配置在以正方形排列的四个像素192～195的中央部的下方。然后，fd213配置在cc接合部212的上方。以这种方式，根据本实施方案的固态成像元件不包括滤色器，因此相对于入射光，反射光的量是恒定的，并且cc接合部212可以以更少的透过光配置在像素192～195之间的边界上。利用上述构成，根据本实施方案的固态成像元件可以获得与根据第十实施方案的固态成像元件类似的效果。

<15.根据第十三实施方案的固态成像元件>

参照图22说明根据本技术第十三实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，cc接合部配置在像素阵列中的所有像素的下方，并且相对于半导体芯片之间的接合面，cc接合部的表面积针对每种像素颜色是不同的。

如图22所示，在根据本实施方案的固态成像元件的像素阵列221中，cc接合部(或连接部)226～229配置在所有像素222～225的下方。这里，对于配置在用具有最长波长的入射光照射的像素的下方的cc接合部，相对于半导体芯片之间的接合面，cc接合部的表面积是最小的，并且随着入射光的波长变短而变大。即，对于配置在没有滤色器的像素222下方的cc接合部226，cc接合部的表面积最小，并且对于配置在具有长波长的入射光的红色像素223下方的cc接合部227和配置在具有比红色更短的波长的入射光的绿色像素224下方的cc接合部228，cc接合部的表面积按此顺序变大。然后，配置在用具有最短波长的入射光照射的蓝色像素225下方的cc接合部229的表面积最大。换句话说，在平面图中，cc接合部229与像素225重叠的面积大于cc接合部226/227/228与像素222/223/224重叠的面积。

根据本实施方案的固态成像元件不使用具有小面积的cc接合部的像素222～224作为信号线的引线，并且仅使用具有最小光学影响的蓝色像素225的cc接合部229作为连接焊盘。此外，蓝色像素225的垂直偏移的cc接合部229用于没有蓝色像素225的列。利用上述构成，根据本实施方案的固态成像元件可以获得与根据第一实施方案的固态成像元件71类似的效果。此外，根据本实施方案的固态成像元件可以通过最大化(或者可选择地，增大)用于连接信号线的cc接合部来减小信号线的电阻。此外，根据本实施方案的固态成像元件也可以通过将cc接合部配置在蓝色像素225之外的其他像素的下方来调整cc接合部的面积密度，从而容易地调整cc接合面的平坦性。

<16.根据第十四实施方案的固态成像元件>

参照图23和图24说明根据本技术第十四实施方案的固态成像元件。本实施方案与第一实施方案的不同之处在于，cc接合部配置在像素阵列中的所有像素的下方，并且针对每种像素颜色配置的cc接合部的数量是不同的。

如图23所示，在根据本实施方案的固态成像元件的像素阵列231中，cc接合部232～235配置在所有像素222～225的下方。这里，配置在用具有最长波长的入射光照射的像素下方的cc接合部的数量最少，并且cc接合部的数量随着入射光具有更长的波长而更多。即，作为示例，关于cc接合部的数量，最少数量的四个cc接合部232配置在没有滤色器的像素222的四个角上，最少数量的四个cc接合部233配置在用于具有长波长的入射光的红色像素223的各边的中央，并且沿着用于具有比红色短的波长的入射光的绿色像素224的各边配置更多数量的八个cc接合部234。然后，最大(或期望)数量的九个cc接合部235以三行三列配置在用具有最短波长的入射光照射的蓝色像素225的下方。另外，cc接合部的数量不限于根据本实施方案的这些数量。此外，像素阵列231内的像素222～235形成两行两列的四像素共享结构，其中共享配置在像素的中央的fd。

如图24a所示，根据本实施方案的固态成像元件241包括层叠半导体芯片，其中其上形成有像素阵列231和控制电路的第一半导体芯片部242贴合到其上形成有逻辑电路的第二半导体芯片部243。

第一半导体芯片部242使得由作为光电转换单元的光电二极管pd和多个像素晶体管构成的像素阵列231形成在由硅制成的第一半导体基板244上。此外，滤色器246和片上透镜247形成在像素阵列231上。虽然未示出，但是第二半导体芯片部243使得构成外围电路的逻辑电路形成在由硅制成的第二半导体基板上的各个半导体芯片部的区域中。

如图24a所示，由金属制成的第一电极焊盘(或连接部)2402形成在第一半导体芯片部242上，以面向第二半导体芯片部243的接合面2409。由金属制成的第二电极焊盘(或连接部)2406形成在第二半导体芯片部243上，以面向第一半导体芯片部242的接合面2409。然后，面向接合面2409的第一电极焊盘2402和第二电极焊盘2406彼此直接接合，因此第一半导体芯片部242电气连接到第二半导体芯片部243，使得其多层配线层彼此面对。此外，在接合面2409处彼此面对的多层配线层2401和2405分别形成在第一半导体芯片部242和第二半导体芯片部243中。

图24a中的滤色器246的左端表示没有滤色器的像素222，像素222和蓝色像素225从左端交替配置，并且蓝色像素225配置在右端。类似地，图24b中的滤色器246的左端表示红色像素223，红色像素223和绿色像素224从左端交替配置，并且绿色像素224配置在右端。

如图23、图24a和图24b所示，大部分入射光所透过的像素222中的cc接合部232的数量减少了，并且cc接合部232仅配置在光最不可能透过的四个角上，使得根据本实施方案的固态成像元件可以利用上述构成进一步调整由于反射或混色导致的影响。类似地，针对每种颜色改变cc接合部的数量，从而调整反射量或混色。此外，如同改变根据第十三实施方案的cc接合部的尺寸的情况那样，cc接合部也配置在像素222之外的像素上，以调整cc接合部的面积密度，因此本技术可以增强cc接合面的平坦性的自由度。

<17.根据第十五实施方案的电子设备>

参照图25说明根据本技术第十五实施方案的固态成像元件。图25是示出根据本技术实施方案的电子设备的图。根据本技术实施方案的固态成像元件可以适用于诸如包括数码相机和摄像机的相机系统、具有成像功能的移动电话以及具有成像功能的其他设备等电子设备。

图25示出如何将第十五实施方案应用于作为根据本技术实施方案的示例性电子设备的相机中。根据本实施方案的相机假设是能够拍摄静止图像或运动图像的摄像机。根据本实施方案的相机301包括固态成像元件302、构造成将入射光引导到固态成像元件302的光接收传感器单元的光学系统303以及快门装置304。相机301还包括：构造成驱动固态成像元件302的驱动电路305；和构造成处理固态成像元件302的输出信号的信号处理电路306。

根据上述实施方案的任一个固态成像元件适用于固态成像元件302。光学系统(光学透镜)303在固态成像元件302的成像区域上形成来自被摄体的图像光(入射光)的图像。由此，信号电荷在固态成像元件302中累积一定的时段。光学系统303可以是由多个光学透镜构成的光学透镜系统。快门装置304控制针对固态成像元件302的光照射时段和遮光时段。驱动电路305供给用于控制固态成像元件302的传输操作和快门装置304的快门操作的驱动信号。响应于从驱动电路305供给的驱动信号(定时信号)，执行固态成像元件302的信号传输。信号处理电路306执行各种信号处理。经信号处理的视频信号存储在诸如存储器等存储介质中，或者输出到监视器。

根据第十六实施方案的电子设备包括根据本技术实施方案的背面照射型固态成像元件302，因此从逻辑电路的mos晶体管发射的光热载流子不会入射到像素阵列中，由此限制暗电流或随机噪声。因此，可以提供高图像质量的电子设备。例如，可以提供具有增强的图像质量的相机等。

请注意，本技术的实施方案不限于上述实施方案，并且可以在不脱离本技术的范围的情况下进行各种改变。例如，可以采用全部或一些上述实施方案的组合形式。

此外，本技术可以采用以下构成。

(1)

一种固态成像元件，包括：

第一半导体芯片，其通过层叠滤色器、像素阵列、第一配线层和第一电极焊盘形成；和

第二半导体芯片，其与第一半导体芯片接合并通过层叠第二电极焊盘、第二配线层和逻辑电路形成，

其中第一电极焊盘在所述像素阵列的下方在第一半导体芯片和第二半导体芯片之间的接合部处电气连接到第二电极焊盘，和

第一电极焊盘和第二电极焊盘配置在用透过所述滤色器的入射光中的最短波长的入射光照射的像素的下方。

(2)

根据(1)所述的固态成像元件，

其中第一电极焊盘和第二电极焊盘中的至少一些配置在所述像素阵列的下方。

(3)

根据(1)所述的固态成像元件，

其中第一电极焊盘和第二电极焊盘仅配置在所述像素阵列的中央部的像素的下方。

(4)

根据(1)所述的固态成像元件，

其中在所述接合部处进一步形成虚设焊盘，和

第一电极焊盘和第二电极焊盘或者所述虚设焊盘配置在至少所述最短波长的入射光透过的像素的下方。

(5)

根据(1)所述的固态成像元件，

其中第一电极焊盘或第二电极焊盘配置在所述像素阵列中的一个像素的下方。

(6)

根据(1)所述的固态成像元件，还包括：

设置在所述像素阵列中的一个像素中的浮动扩散部，和

其中在所述浮动扩散部与第一电极焊盘或第二电极焊盘之间形成部。

(7)

根据(1)所述的固态成像元件，

其中所述像素阵列形成多像素共享结构。

(8)

根据(7)所述的固态成像元件，还包括：

由所述像素共享的浮动扩散部；

其中在所述浮动扩散部与第一电极焊盘或第二电极焊盘之间形成部。

(9)

根据(1)所述的固态成像元件，

其中用所述最短波长的入射光照射的像素是蓝色像素。

(10)

根据(1)所述的固态成像元件，

其中第一电极焊盘和第二电极焊盘配置在所述像素阵列的中央部的各像素的下方，和

虚设焊盘配置在所述像素阵列中的下方未配置电极焊盘的像素的下方。

(11)

根据(10)所述的固态成像元件，

其中所述虚设焊盘具有与所述电极焊盘相同的尺寸和相同的材料。

(12)

根据(1)所述的固态成像元件，

其中第一电极焊盘和第二电极焊盘配置在所述像素阵列中的所有像素的下方，并且其相对于接合部的表面积针对每种像素颜色不同。

(13)

根据(12)所述的固态成像元件，

其中配置在用所述最短波长的入射光照射的像素的下方的第一电极焊盘和第二电极焊盘相对于所述接合部具有最大的表面积。

(14)

根据(1)所述的固态成像元件，

其中第一电极焊盘和第二电极焊盘配置在所述像素阵列中的所有像素的下方，并且针对每种像素颜色配置不同数量的第一电极焊盘和第二电极焊盘。

(15)

根据(14)所述的固态成像元件，

其中针对每种像素颜色配置的配置在用所述最短波长的入射光照射的像素的下方的第一电极焊盘和第二电极焊盘的数量最大。

(16)

一种固态成像元件，包括：

第一半导体芯片，其通过层叠滤色器、像素阵列、第一配线层和第一电极焊盘形成；和

第二半导体芯片，其与第一半导体芯片接合并通过层叠第二电极焊盘、第二配线层和逻辑电路形成，

其中第一电极焊盘在所述像素阵列的下方在第一半导体芯片和第二半导体芯片之间的接合部处电气连接到第二电极焊盘，和

第一电极焊盘和第二电极焊盘配置在所述像素阵列中的多种像素颜色的像素或者在用透过所述滤色器的入射光中的最长波长的入射光照射的像素的下方。

(17)

一种固态成像元件，包括：

第一半导体芯片，其通过层叠像素阵列、第一配线层和第一电极焊盘形成；和

第二半导体芯片，其与第一半导体芯片接合并通过层叠第二电极焊盘、第二配线层和逻辑电路形成，

其中第一电极焊盘在所述像素阵列的下方在第一半导体芯片和第二半导体芯片之间的接合部处电气连接到第二电极焊盘，和

第一电极焊盘和第二电极焊盘配置在所述像素阵列中的所有像素的下方。

(18)

根据(17)所述的固态成像元件，

其中第一电极焊盘和第二电极焊盘配置在相邻像素之间的边界上。

(19)

根据(17)所述的固态成像元件，

其中所述像素阵列形成多像素共享结构，并且进一步包括由所述像素阵列中的像素共享的一个浮动扩散部，和

第一电极焊盘和第二电极焊盘配置在所述浮动扩散部的下方。

(20)

一种成像元件，包括：

第一芯片，包括：

第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，其中第一和第二像素基于所述电荷输出像素信号；和

第一连接区域，用于将第一芯片接合到第二芯片，并且包括在平面图中与第一光电转换区域重叠的第一连接部和在平面图中与第二光电转换区域重叠的第二连接部；

其中第一光电转换区域接收第一波长的入射光，并且第二光电转换区域接收大于第一波长的第二波长的入射光，和

其中，在平面图中，第一连接部和第一光电转换区域的重叠面积大于第二连接部和第二光电转换区域的重叠面积。

(21)

根据(20)所述的成像元件，还包括：

第二芯片，其中第二芯片接合到第一芯片，并且包括：

用于处理来自第一和第二像素的像素信号的逻辑电路；和

第二连接区域，包括在平面图中与第一光电转换区域重叠的第三连接部和在平面图中与第二光电转换区域重叠的第四连接部，

其中第一连接部接合到第三连接部，并且第二连接部接合到第四连接部。

(22)

根据(21)所述的成像元件，其中第一、第二、第三和第四连接部是接合焊盘。

(23)

根据(22)所述的成像元件，其中所述接合焊盘包含铜。

(24)

根据(22)所述的成像元件，其中第一连接部和第二连接部中的一个是虚设接合焊盘。

(25)

根据(21)所述的成像元件，其中第一、第二、第三和第四连接部每个包括多个连接部。

(26)

根据(20)所述的成像元件，其中第一光电转换区域和第二光电转换区域共享浮动扩散部。

(27)

根据(26)所述的成像元件，其中第一芯片包括：

在第一连接部和第一光电转换区域之间的配线，其中所述配线联接到接收电压以调节所述浮动扩散部的寄生电容的节点。

(28)

根据(20)所述的成像元件，其中第一波长对应于蓝色光，并且第二波长对应于红色光或绿色光。

(29)

根据(20)所述的成像元件，其中第一像素和第二像素是在第一芯片的中央区域处以矩阵配置的多个像素的一部分，并且其中第一连接部和第二连接部是在第一芯片的中央区域以矩阵配置的多个连接部的一部分。

(30)

一种成像元件，包括：

第一芯片，包括：

第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，其中第一和第二像素基于所述电荷输出像素信号；和

第一连接区域，用于将第一芯片接合到第二芯片，并且包括在平面图中与第一光电转换区域重叠的多个第一连接部和在平面图中与第二光电转换区域重叠的多个第二连接部；

其中第一光电转换区域接收第一波长的入射光，并且第二光电转换区域接收大于第一波长的第二波长的入射光，和

其中多个第一连接部的数量大于多个第二连接部的数量。

(31)

根据(30)所述的成像元件，还包括：

第二芯片，其中第二芯片接合到第一芯片，并且包括：

用于处理来自第一和第二像素的像素信号的逻辑电路；和

第二连接区域，包括在平面图中与第一光电转换区域重叠的多个第三连接部和在平面图中与第二光电转换区域重叠的多个第四连接部，

其中多个第一连接部接合到多个第三连接部，并且多个第二连接部接合到多个第四连接部。

(32)

根据(31)所述的成像元件，其中第一和第三连接部具有与第二和第四连接部不同的尺寸。

(33)

根据(30)所述的成像元件，其中第一波长对应于蓝色光，并且第二波长对应于红色光或绿色光。

(34)

一种成像元件，包括：

第一芯片，包括：

第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，并且基于所述电荷输出像素信号；和

第一连接区域，用于接合到第二芯片，并且包括在平面图中与第一光电转换区域和第二光电转换区域重叠的第一连接部，

其中第一光电转换区域转换第一波长的入射光，并且第二光电转换区域转换大于第一波长的第二波长的入射光，

其中第一连接部与第一光电转换区域的至少一部分和第二光电转换区域的至少一部分重叠。

(35)

根据(34)所述的成像元件，还包括：

第二芯片，其中第二芯片接合到第一芯片，并且包括：

用于处理来自第一和第二像素的像素信号的逻辑电路；和

第二连接区域，包括在平面图中与第一光电转换区域和第二光电转换区域重叠的第二连接部，

其中第一连接部接合到第二连接部。

(36)

根据(34)所述的成像元件，其中第一波长对应于蓝色光，并且第二波长对应于红色光或绿色光。

(37)

根据(34)所述的成像元件，其中第一连接部的第一部分与第一光电转换区域重叠，第一连接部的第二部分与第二光电转换区域重叠，并且第一连接部的第一部分在平面图中大于第一连接部的第二部分。

(38)

一种成像元件，包括：

第一芯片，包括：

第一和第二像素，分别包括将入射光转换成电荷的第一和第二光电转换区域，其中第一和第二像素基于所述电荷输出像素信号；和

第一连接区域，用于将第一芯片接合到第二芯片，并且包括在平面图中与第一光电转换区域重叠的第一连接部和在平面图中与第二光电转换区域重叠的第二连接部；

其中第一光电转换区域和第二光电转换区域接收第一波长的入射光，和

其中，在平面图中，第一连接部和第一光电转换区域的重叠面积与

第二连接部和第二光电转换区域的重叠面积相同。

(39)

根据(38)所述的成像元件，其中，在平面图中，第一连接部和第二连接部的尺寸相同。

(40)

根据(38)所述的成像元件，其中第一波长对应于蓝色光。

(41)

根据(38)所述的成像元件，其中第一芯片还包括：

第三和第四像素，分别包括将入射光转换成电荷的第三和第四光电转换区域，其中第三和第四像素基于所述电荷输出像素信号；

其中第三光电转换区域接收第二波长的入射光，并且第四光电转换区域接收第三波长的入射光，和

其中，在平面图中，第一连接部不与第三光电转换区域和第四光电转换区域重叠。

(42)

根据(41)所述的成像元件，其中第二波长对应于红色光，并且第三波长对应于绿色光。

附图标记列表

1，1a～1c，41，51，61，141，241固态成像元件

2像素

3，23像素阵列(像素区域)

4垂直驱动电路

5列信号处理电路

6水平驱动电路

7输出电路

8，24，24-1，24-2控制电路

9垂直信号线(vsl)

10水平信号线

12i/o端子

21，64，74，144，184，244第一半导体基板

22，65，75第二半导体基板

25，46逻辑电路

31，42，62，72，131，142，150，182，190，242第一半导体芯片部(上芯片)

32像素阵列区域

34cu-cu电极接合区域(cc接合区域)

35，36垂直信号线(vsl)

38像素

41cmos图像传感器(cis)

43，63，73，143，183，243第二半导体芯片部(下芯片)

44，81，91，101，111，121，151，161，171，191，201，211，221，231像素阵列

45ad转换器

48导电通孔

49，52，86，87，112，122，152，153，162，163，172，173，196，197，202，203，212，226～229，232～235cu-cu电极接合部(cc接合部)

66，76，146，186，246滤色器

67，77，147，187，247片上透镜

78绝缘膜

79平坦化膜

82，223红色像素

83，84，224绿色像素

85，225蓝色像素

92，102，213，1410浮动扩散部(fd)

192～195，222单色像素

701，705，2401，2405多层配线层

602，702，1402，1412，1802，2402第一电极焊盘(第一导电体)

702d，706d虚设焊盘

703，707导电通孔

704，708层间绝缘膜

606，706，1406，1416，1806，2406第二电极焊盘(第二导电体)

609，709，1409，1809，2409接合面

710半导体阱区域

1411遮光配线

tr1，tr2晶体管

301相机

302固态成像元件

303光学系统

304快门装置

305驱动电路

306信号处理电路