用于高密度2.5D和3D集成的互连方法与流程

本发明公开的示例一般涉及集成电路，更具体来讲，涉及使用铜-铜(cu-cu)键合的集成电路封装。

背景技术：

电子设备(例如，计算机、膝上型电脑、平板电脑、复印机、数码相机、智能电话等)通常采用集成电路(ic，也称为“芯片”)。这些集成电路通常被实现为被封装在集成电路封装中的半导体管芯。所述半导体管芯可包括存储器、逻辑和/或各种其他合适的电路类型中的任何一种。

许多集成电路和其他半导体器件利用凸块的布置，例如球阵列封装(bga)，用于将封装表面安装到电路板，例如印制电路板(pcb)。诸如可控塌陷芯片连接(c4)凸块或微凸块(比如，在堆叠硅互连(ssi)应用中使用的)的各种合适封装引脚结构中的任何一种，可用于在集成电路(ic)管芯(或其他封装器件)上的信道和所述电路板安装封装的所述电路板之间传导电信号。

技术实现要素：

本发明公开的一个示例是一种半导体结构。所述半导体结构一般包括半导体层、被设置在所述半导体层上方的粘附层、被设置在所述粘附层上方的阳极金属层，以及被设置在所述阳极金属层上方的阴极金属层。

在一些实施例中，所述阳极金属层可包括镁(mg)。

在一些实施例中，所述阳极金属层可包括选自由铝(al)、锌(zn)和镍(ni)组成的组中的元素。

在一些实施例中，所述阴极金属层可包括铜(cu)。

在一些实施例中，所述阳极金属层的氧化电位可高于所述阴极金属层的氧化电位。

在一些实施例中，所述阳极金属层可包括第一金属，所述阴极金属层可包括第二金属，并且所述第一金属具有高于所述第二金属的氧化电位。

在一些实施例中，所述第一种金属比所述第二种金属具有更大的氧化物形成的负的吉布斯自由能。

在一些实施例中，所述阳极金属层可包括与多孔氧化物相关的金属，并且所述多孔氧化物的氧化率可以是时间的线性函数。

在一些实施例中，所述阳极金属层可包括金属，所述金属具有小于1.0的氧化物与金属的体积比。

在一些实施例中，所述阳极金属层可被配置为通过向所述阴极金属层提供阴极保护来抑制与所述阴极金属层相关的氧化物的生长。

在一些实施例中，所述粘附层可包括钛(ti)，并且所述半导体层可包括硅(si)。

在一些实施例中，所述阴极金属层可直接被设置在所述阳极金属层上方。

在一些实施例中，所述阴极金属层包括一个或多个柱。

本发明公开的另一个示例是一种制造半导体结构的方法。所述方法一般包括：设置粘附层在半导体层上方；设置阳极金属层在所述粘附层上方；以及设置阴极金属层在所述阳极金属层上方。

本发明公开的另一个示例是一种制造集成电路封装的方法。所述方法一般包括：提供半导体结构，所述半导体结构具有被设置在半导体层上方的粘附层、被设置在所述粘附层上方的阳极金属层，以及被设置在所述阳极金属层上方的阴极金属层；以及在低于200℃的温度下将所述半导体结构的所述阴极层键合至另一个结构的金属层。

在一些实施例中，所述方法进一步包括使用光刻和电镀在所述阴极金属层上方形成多个柱。所述多个柱可具有与所述阴极金属层相同的组成。

在一些实施例中，所述方法可进一步包括蚀刻所述阴极金属层以去除所述多个柱之间的所述阴极金属层的至少一部分、用抗蚀剂涂覆包括所述多个柱的所述半导体结构的上表面、使用光刻法以去除所述多个柱之间的所述抗蚀剂的至少一部分使得所述阳极金属层被暴露，以及蚀刻所述阳极金属层的至少一部分和所述多个柱之间的所述粘附层使得所述半导体层被暴露并去除所述抗蚀剂。

在一些实施例中，所述阳极金属层可包括镁(mg)，所述阴极金属层可包括铜(cu)。

在一些实施例中，所述阳极金属层的氧化电位可高于所述阴极金属层的氧化电位。

在一些实施例中，所述方法可进一步包括在低于200℃的温度下将所述半导体结构的所述阴极金属层键合至另一个结构的金属层。

本发明公开的又一个示例是一种集成电路封装。所述封装一般包括封装衬底和被设置在所述封装衬底上方的多个管芯，其中所述多个管芯中的至少一个管芯通过多个铜柱微凸块电耦合至所述多个管芯中的另一个管芯；所述多个管芯中的至少一个管芯包括形成所述铜柱微凸块的阴极金属层、被设置在所述阴极金属层上方的阳极金属层、被设置在所述阳极金属层上方的粘附层以及被设置在所述粘附层上方的半导体层；并且所述阳极金属层的氧化电位高于所述阴极金属层的氧化电位。

参考以下详细描述可以理解这些和其他方面。

附图说明

因此，可详细地理解本发明公开的上述特征的方式，可通过参考示例对上面简要概述的本公开的更具体的描述进行描述，其中一些在附图中示出。然而，应当理解，附图仅示出了本公开的典型示例，因此不应被视为限制其范围，因为本公开可允许其他同等有效的示例。

图1是根据本发明公开的一个示例的示例性半导体结构的剖视图，所述半导体结构具有与阴极金属层形成电偶序连接(ingalvanicserieswith)的阳极金属层。

图2示出了根据本发明公开的示例的用于形成基于图1的所述半导体结构的铜-铜键合的铜柱的操作。

图3是根据本发明公开的一个示例的示例性2.5d集成电路(ic)封装的剖视图。

图4是根据本发明公开的一个示例的示例性3d的ic封装的剖视图。

图5是根据本发明公开的一个示例的用于制造半导体结构的示例性操作的流程图。

具体实施方式

本发明公开的示例提供用于cu-cu键合的技术和设备，并减少了对氧化物形成的关注，从而在降低的温度(例如，至多200℃)和更快的循环时间下提供充分的键合，而对该键合没有任何特殊要求。本发明公开的示例还可实现更长的队列(q)或分段时间。

用于铜-铜键合的阴极保护示例

芯片到芯片(c2c)、芯片到晶圆(c2w)和晶圆到晶圆(w2w)键合技术依赖于互连技术，所述互连技术坚固耐用以避免当芯片和/或晶圆暴露于各种应力(例如，温度、应变、扭转等)时连接失效。几十年来，带有焊料互连的铜(cu)柱已成为该行业的低密度和高密度设计的主力。然而，随着密度的不断增加和节距的减小，这种cu柱技术遇到了各种问题，例如焊料量减少、金属间化合物(imc)变脆、空隙、导热率低等。铜-铜(cu-cu)键合是业界多年追求的替代互连，但到目前为止，还没有真正的实用或大批量生产(hvm)解决方案。对cu-cu键合的一个重要挑战是cu表面上的快速氧化物形成，这抑制了令人满意的互连。

目前，要求成功键合需要400℃左右的温度。然而，这种高温可能会熔化某些材料(例如聚合物)。大学、联盟和工业界已经尝试了多年的各种方法，以实现低温cu-cu键合，但成效有限。例如，酸浸键合、插入键合、自组装单层(sam)和表面活化键合(sab)都试图解决这种长期需要，但迄今为止未能为hvm产生可接受的解决方案。

本发明公开的示例提供了通过显著减少cu氧化物形成，在降低的温度(例如，至多200℃)下用于cu-cu金属键合的技术。这些技术能够实现更快的循环时间且不需要特殊措施(例如，形成气体)。这些技术还可实现更长的队列(q)或分段时间。

得出这些技术涉及认识到不同的金属具有不同的氧化物形成动作，因为一些金属可能形成钝化氧化物、一些形成多孔氧化物，而另一些形成非常脆性的氧化物。pilling-bedworth比率(rpb)表示氧化物与金属的体积比。当rpb<1时，所述氧化物涂层破裂，无法提供保护作用(例如，镁(mg)：rpb＝0.81)。当rpb>2时，所述氧化物涂层切断，也无法提供保护作用(例如，铁(fe)：rpb＝2.1)。当1≤rpb≤2时，所述氧化物涂层被钝化(例如，铝(al)：rpb＝1.28或钛(ti)：rpb＝1.73)。对于mg，所述氧化物是多孔的，因此所述氧化率表达是线性的(例如，w＝k1t，其中w是每单位面积的重量增加，k1是常数，t是时间。具有无孔氧化物的金属(例如，cu)可遵循抛物线或对数行为。例如，抛物线形氧化率可表示为w＝k2t+k3，其中k2和k3在给定温度下是与时间无关的常数。al或fe的氧化率在接近环境温度下是对数的，并且可表示为w＝k4log(k5t+k6)，其中k4、k5和k6是常数。

使用上述概念，可在cu和某些其他金属之间形成电偶对以抑制cu氧化。理想情况是cu/mg对，如图1的示例半导体结构100中所示。mg形成多孔氧化物，其氧化物生长率是线性的。镁的氧化电位(2.37v)高于cu(-0.34v)，如下表所示：

表1

因此，mg在与cu的电偶序中是非常阳极的。此外，mg(-569.43kj/mol)氧化物形成的吉布斯自由能比cu(-127kj/mol)的负的更多。cu和mg在互连中的集成将抑制或至少减少cu氧化物的生长，因为mg将自身牺牲，从而为cu提供阴极保护。由于mg氧化物是多孔性的而有线性生长率的，因此mg将继续失去电子并形成氧化物而没有cu氧化。

图1是根据本发明公开的一个示例的示例性半导体结构100的剖视图。半导体结构100可表示晶圆或单个管芯(例如，在从晶圆分割之后)。半导体结构100包括晶圆层102(或衬底层)、被设置在晶圆层102上方的粘附层104、被设置在粘附层104上方的阳极金属层106，以及被设置在阳极金属层106上方并与其形成电偶序连接的阴极金属层108。晶圆层102可包括任何合适的半导体材料，例如硅(si)。粘附层104可包括良好地粘附至晶圆层102的各种合适的金属材料(例如，钛(ti)、钽(ta)或铬(cr))中的任何一种。阴极金属层108可包括cu，使得cu-cu键合可以形成芯片和/或晶圆之间的互连。

如图1所示，阳极金属层106可由mg构成。然而，阳极金属层106可包括各种其他合适的金属中的任何一种作为mg的替代物。用于阳极金属层106的合适金属具有高于阴极金属层108的氧化电位，使得这种金属比cu更具阳极性，因此当与cu形成电偶序连接时提供阴极保护。例如，阳极金属层106可包括al、锌(zn)或镍(ni)。然而，这些金属中的一些金属不遵循线性氧化物生长率，因此氧化可随时间流逝而受到扩散控制，从而限制提供给氧(o)的电子。

图2示出了根据本发明公开的示例的基于图1的半导体结构100来用于形成铜-铜键合的铜柱的示例性操作200。来自操作200的所得结构可用于在小于或等于200℃的温度下进行c2c、c2w或w2w键合。

从si的晶圆层102或另一个合适的半导体层开始，粘附层104、阳极金属层106和阴极金属层108可按顺序地被设置在晶圆层102上方。可利用各种合适的技术(例如，物理气相沉积(pvd))中的任何技术将层104、106和108设置在晶圆层102上方以形成半导体结构100。根据光刻掩模，可使用光刻和电镀在指定区域中在半导体结构100上方形成多个柱202(例如，铜(cu)柱)。按此方式，阴极金属层108可被认为包括柱202。接下来，可在柱202之间的区域204中去除(例如，通过蚀刻)阴极金属层108的一部分。因此，在该工艺中，阴极金属层108可被认为是用于电镀柱的种子层，其中在随后去除所述种子层的一部分，且所述种子层的剩余部分则形成每个柱的一部分。在区域204中蚀刻种子层之后，可用抗蚀剂206来涂覆所述结构的上表面。可使用光刻来去除柱202之间期望区域208中的抗蚀剂的一部分。然后，可在柱202之间区域210中使用各种合适的技术(例如，蚀刻)中的任何一种来去除阳极金属层106的一部分(并在一些情况下，去除粘附层104，如图所示)。也可去除抗蚀剂206。图2中得到的结构不能快速形成氧化铜，因此适于与另一种结构(例如芯片或晶圆)进行cu-cu键合，以在不高于200℃的温度下形成令人满意的互连。

对于一些示例，在形成柱202之后或期间，阳极金属(例如，mg)的侧壁可被形成在所述柱的侧表面上并可围绕所述柱。这些阳极侧壁可具有与柱202相同的高度或比其更低的高度。这些侧壁可保留在图2所示的其余所有操作中。

示例性集成电路封装

一种集成电路(ic)管芯(也称作“芯片”)一般被设置在封装中，用于与电路板(例如，印制电路板pcb)进行电连接。所述封装可保护所述集成电路管芯以免受潜在的物理损坏和潮湿所导致腐蚀。本发明公开的示例可用于芯片到芯片(c2c)、芯片到晶圆(c2w)或晶圆到晶圆(w2w)键合以形成这样的ic封装。根据本发明公开的示例，cu-cu键合可在低于200℃的温度下执行以实现c2c、c2w或w2w集成。

许多不同类型的ic管芯可受益于本发明公开的示例并被包括在ic封装中。一种示例性类型的ic管芯是可编程ic管芯，例如现场可编程门阵列fpga管芯。fpga通常包括可编程拼片阵列。这些可编程拼片可包括例如输入/输出块iob、可配置逻辑块clb、专用随机存取存储器块bram、乘法器、数字信号处理块dsp、处理器、时钟管理器、延迟锁定循环dll，等等。另一种类型的可编程ic管芯是复杂可编程逻辑器件cpld管芯。cpld包括通过互连开关矩阵连接在一起的两个或更多个“功能块”以及输入/输出i/o资源。cpld的每个功能块包括两级and/or结构，类似于可编程逻辑阵列pla和可编程阵列逻辑pal器件中使用的结构。通过应用诸如金属层的处理层来编程其他可编程ic，所述处理层可编程地互连所述器件上的所述各种元件。这些可编程ic称为掩模可编程器件。短语“可编程ic”还可包括仅部分可编程的器件，例如专用集成电路(asic)。

随着对具有增强功能的小型电子器件的需求的增加，ic封装技术已经扩展到不仅仅是传统的二维(2d)结构，从而增加了集成。所述传统的2d结构涉及多个ic管芯直接被设置在衬底(例如，系统级封装(sip)衬底)上方和同一平面上。然而，已经并正在进一步开发具有2.5d和3d集成的ic封装。下面提供2.5d和3d集成的示例。

图3是根据本发明公开的一个示例的利用堆叠硅互连ssi技术的示例性2.5d的ic封装300的剖视图。2.5d与传统2d的ic封装之间的主要区别在于包含具有硅管通孔(tsv)的中介层，所述ic管芯则被设置在所述中介层上。例如，ic封装300包括第一管芯3021(标记为“管芯#1”)和第二管芯3022(标记为“管芯#2”)(统称为“管芯302”)。管芯302可包括各种合适的管芯中的任何一种管芯，包括高度可制造的fpga管芯切片，称为超级逻辑区域(slr)。尽管为了便于说明概念，图3中仅示出了两个管芯302，但是应当理解，2.5d的ic封装可包括两个以上的管芯。每个管芯302可包括芯片衬底304、器件层306和金属层308。管芯302可以是如图所示的倒装芯片(flip-chip)管芯，所述倒装芯片管芯通过微凸块310连接至中介层311。微凸块310可实现为铜柱微凸块(也称为铜柱凸块、铜柱微凸块或铜柱)，所述凸块可与图2的柱202类似地形成。微凸块310实现了比传统焊料凸块更精细的间距。使用所述铜柱微凸块在管芯302和中介层311之间形成的互连是具有减少的氧化物形成的cu-cu键合的一个示例，所述示例可受益于本发明公开的示例。

ssi技术允许不同类型的管芯302或硅工艺在中介层311上互连。中介层311用作互连载体，在所述载体上ic管芯302被并排设置并被互连。例如，中介层311可以是无源硅中介层。尽管在图3中仅示出了一个中介层311，但是对于一些示例，可用多个中介层来实现ic封装。中介层311可包括中介层衬底316、设置在衬底316上方的顶侧金属层312，以及设置在衬底316下方的底侧金属层318。对于一些示例，中介层311还可包括多个互连线(未示出)，所述多个互连线可通过所述中介层提供高带宽、低延迟的连接。中介层311还可包括tsv314，用于在管芯302与被设置在中介层311和封装衬底322之间的多个共晶凸块320(例如，可控塌陷芯片连接(c4)凸块)之间来路由连接。tsv314可提供管芯302和封装衬底322之间的连接，用于并行和串行i/o、电源/接地、时钟、配置信号等。多个共晶凸块320将中介层311电连接至封装衬底322，更具体地，连接至封装衬底322的表面上的导电元件和封装衬底322中的通孔。

ic封装300还具有被设置在封装衬底322下方的多个焊球324。例如，焊球324可以行和列的阵列来进行布置，用于与被设置在电路板326(例如，pcb)的表面上的匹配导电焊盘的布置进行电接触。

图4是根据本发明公开的一个示例的示例性3d的ic封装400的剖视图。3d的ic封装涉及至少一个ic管芯堆叠在另一ic管芯的顶部上(例如，没有中间部件，例如中介层或其他无源管芯)，其中这些有源管芯可以直接彼此键合。所述下部管芯可采用tsv以允许所述上部管芯与所述下部管芯及所述封装衬底的连通。例如，3d的ic封装400涉及安装在第二管芯4022(标记为“管芯#2”)上方的第一管芯4021(标记为“管芯#1”)(统称为“管芯402”)。尽管在图4中仅示出了两个管芯402，但是读者将理解可堆叠多于两个管芯。此外，尽管所示的两个管芯402具有相同的尺寸，但是应当理解，所述管芯可具有不同的尺寸。例如，管芯#2可比管芯#1宽，且在这种情况下，另一个管芯(未示出)可被设置在管芯#2上方，与管芯#1在同一平面上。

如图4所示，管芯#2可包括被设置在芯片衬底304的背面上的后侧金属层309，用于与微凸块310连接，使得管芯#2可与管芯#1电连接。管芯#2还可包括tsv414，使得管芯#1可直接电连接至封装衬底322。

用于制造封装的示例性操作方法

图5是根据本发明公开的一个示例的用于制造半导体结构和/或封装(例如，如下所述的ic封装)的示例性操作500的流程图，所述半导体结构和/或封装包括所述半导体结构。例如，可通过用于制造所述半导体结构的系统来执行操作500的至少一部分，所述系统可包括半导体处理室。

操作500在方块502处开始，通过设置粘附层在半导体层上方。在方块504处，阳极金属层可被设置在所述粘附层上方。在方块506处，阴极金属层可被设置在所述阳极金属层上方。

根据一些示例，在方块502处设置所述粘附层、在方块504处设置所述阳极金属层或设置所述阴极金属层中的至少一个涉及使用物理气相沉积(pvd)。

根据一些示例，操作500进一步需要使用光刻和电镀在所述阴极金属层上方形成多个柱。所述多个柱可具有与所述阴极金属层相同的组成。对于一些示例，操作500进一步涉及蚀刻所述阴极金属层以去除所述多个柱之间的至少一部分的所述阴极层。对于一些示例，操作500进一步包括用抗蚀剂涂覆包括所述多个柱的所述半导体结构的上表面。对于一些示例，操作500进一步需要使用光刻来去除所述多个柱之间的所述抗蚀剂的至少一部分以使所述阳极金属层被暴露。对于一些示例，操作500进一步涉及蚀刻所述阳极层的至少一部分和所述多个柱之间的所述粘附层，使得所述半导体层被暴露并去除所述抗蚀剂。

根据一些示例，所述阳极金属层包括镁(mg)。

根据一些示例，所述阳极金属层包括选自由铝(al)、锌(zn)和镍(ni)组成的组中的元素。

根据一些示例，所述阴极金属层包括铜(cu)。

根据一些示例，所述阳极金属层的氧化电位高于所述阴极金属层的氧化电位。

根据一些示例，所述阳极金属层包括与多孔氧化物相关的金属。在该情况下，所述多孔氧化物的氧化率可以是时间的线性函数。

根据一些示例，所述阳极金属层包括金属，所述金属具有小于1.0的氧化物与金属的体积比。

根据一些示例，所述阳极金属层被配置为通过向所述阴极金属层提供阴极保护来抑制与所述阴极金属层相关的氧化物的生长。

根据一些示例，操作500进一步包括在可选的方块508处，在低于200℃的温度下将所述半导体结构的所述阴极金属层键合至另一结构的金属层。

本发明公开的示例提供用于cu-cu键合的一种集成方法，并减少了对氧化物形成的关注，从而在降低的温度和更快的循环时间下提供充分的键合，而对该键合没有任何特殊要求。本发明公开的示例还可实现更长的队列(q)或分段时间。

如本文所使用的(包括随后的权利要求)，引用项目列表中的“至少一个”的短语涉及那些项目的任何组合，包括单个成员。作为示例，“x、y和z中的至少一个”旨在覆盖：x、y、z、x-y、x-z、y-z、x-y-z及其任何组合(例如，x-y-y和x-x-y-z)。

虽然前述内容针对本发明公开的示例，但是在不脱离本发明的基本范围的情况下可以设计本发明公开的其他和进一步的示例，并且其范围由随后的权利要求确定。