用于在低K电介质蚀刻中减少反应离子蚀刻滞后的方法与流程

相关申请的交叉引用

本申请与在2017年6月12日提交的美国临时专利申请序列号62/518,373和2017年10月10日提交的美国临时专利申请序列号62/570,402有关并要求其优先权，其全部内容通过引用并入本文。

背景技术：

本公开涉及基底例如半导体基底的处理。特别地，本公开提供了在蚀刻基底的介电膜时使反应离子蚀刻(rie)滞后最小化的新方法。

随着基底处理中几何形状持续缩小，在基底上形成结构的技术挑战增加。一个这样的挑战是rie滞后。图1示出了典型的rie滞后效应。如图1所示，提供了具有介电层110和掩膜层115的基底105。虽然未示出，但是图1的基底和层可以由一个或更多个已知的层形成并且不限于图中所示出的层。掩膜层115可以是光致抗蚀剂层、硬掩模层或任何其他光刻层或用于蚀刻工艺的层的组合。另外，基底处理过程中的任何层都可能遭受rie滞后效应，并且使用诸如介电层110的介电层仅是说明性的。基底105可以包括在基底处理期间形成的许多层，例如在后段制程(beol)工艺步骤或前段制程(feol)工艺步骤时构建的那些层。如所示出的，已经在掩模层115中形成了不同几何形状的图案，并且在介电层110的蚀刻期间用作掩模。rie滞后效应显示为在较小几何形状的掩模开口区域120中蚀刻的电介质的深度小于在较大几何形状的开口区域125中蚀刻的电介质的深度。因此，对于具有较小的临界尺寸(cd)的结构，可能发生rie滞后。rie滞后效应，也称为负载或纵横比依赖性蚀刻(arde)，在本领域中是公知的。将认识到，图1的结构仅是说明性的以展示已知的rie滞后效应，并且本文提供的公开内容不限于这样的结构。

在等离子体蚀刻工艺中，已经利用多种技术来减少rie滞后。可以调整各种处理室条件以尝试减少rie滞后，例如压力、功率(连续反向脉冲)、气流等。此外，已经提出了原子层蚀刻(ale)等离子体技术来改善rie滞后。

期望提供使rie滞后最小化的基底处理技术。

技术实现要素：

本文描述了一种通过蚀刻工艺来处理基底的创新方法。本文描述的基底处理技术提供了以使蚀刻滞后效应最小化的方式蚀刻层，例如介电层，并且更具体地是低k介电层。更特别地，利用了多种蚀刻工艺。第一蚀刻工艺可以表现出蚀刻滞后。第二蚀刻工艺是可以包括沉积子步骤、吹扫子步骤和蚀刻子步骤的多步过程。第二蚀刻工艺可以表现出反向蚀刻滞后。第二蚀刻工艺可以是执行复数次沉积、吹扫和蚀刻子步骤的循环过程。第二蚀刻工艺可以是基于原子层蚀刻的工艺，并且更具体地是准原子层蚀刻。使用第一蚀刻工艺和第二蚀刻工艺两者的组合来蚀刻介电层可以在蚀刻介电层时提供期望的整体蚀刻滞后的净效应。

在一个实施方案中，提供了一种用于处理基底的方法。该方法可以包括提供具有图案化的第一层的基底和提供在第一层下面的第二层。该方法还可以包括在利用图案化的第一层作为掩模的同时，用非原子层蚀刻工艺蚀刻第二层的第一部分。该方法还可以包括在利用图案化的第一层作为掩模的同时，用基于原子层蚀刻的工艺蚀刻第二层的第二部分，基于原子层蚀刻的工艺包括至少包含沉积工艺子步骤和蚀刻工艺子步骤的循环过程。该方法还可以包括控制非原子层蚀刻工艺和基于原子层蚀刻的工艺两者，使得蚀刻第二层以实现期望的蚀刻滞后效应。

在另一个实施方案中，提供了一种用于处理基底的方法。该方法可以包括提供具有图案化的第一层的基底和在第一层与基底之间提供第二层。该方法还包括用两步蚀刻对第二层进行蚀刻，该两步蚀刻具有第一蚀刻步骤和第二蚀刻步骤。第一蚀刻步骤包括连续波等离子体蚀刻，该连续波等离子体蚀刻表现出蚀刻滞后。第二蚀刻步骤包括包含沉积子步骤、吹扫子步骤和蚀刻子步骤的循环过程。控制两步蚀刻，使得以实现期望的蚀刻滞后效应的方式蚀刻第二层。

在又一个实施方案中，提供了一种用于在反应离子蚀刻中处理超低k介电层的方法。该方法包括在处理室中提供具有输入图案化结构的基底和在输入图案化结构下面的超低k介电层。该方法还包括使用输入图案化结构作为图案来执行第一蚀刻工艺以蚀刻超低k介电层。该方法还包括使用输入图案化结构作为图案来执行第二蚀刻工艺以蚀刻超低k介电层。第二蚀刻工艺包括循环蚀刻工艺，该循环蚀刻工艺包括执行沉积工艺；执行吹扫工艺，该吹扫工艺允许沉积气体离开处理室；以及执行蚀刻等离子体工艺。输入图案化结构的节距为48nm或更小，并且第一蚀刻工艺与第二蚀刻工艺一起实现期望的蚀刻滞后性能。

附图说明

通过结合附图参照下面的描述，可以获得对本发明及其优点的更完整的理解，其中相同的附图标记表示相同的特征。然而，应注意，附图仅示出了所公开的构思的示例性实施方案，因此不应视为对范围的限制，原因是所公开的构思可以允许其他同等有效的实施方案。

图1示出了展示rie滞后效应的示例性的现有技术结构。

图2示出了使用本文公开的技术形成的示例性结构，从而使rie滞后最小化。

图3-5示出了本文公开的基底处理技术的各种实施方案的示例性工艺流程图。

具体实施方式

已经发现，随着临界尺寸节距变小，rie滞后尤其成问题。例如，随着结构的节距下降到低于60nm，并且更特别是低于48nm，rie滞后可能变得尤其成问题。例如，已经发现，在蚀刻电介质，特别是低介电常数电介质时，rie滞后效应可能增加。低介电常数电介质(“低k电介质”)在基底处理技术中是公知的，并且具有小于标准二氧化硅的介电常数的介电常数。因此，例如，已经发现，当在低k电介质中形成小cd沟槽时，rie滞后可能显著影响沟槽的形成。在一个实施方案中，已经发现，随着沟槽cd下降到低于约32nm，rie滞后效应达到“陡崖”，并且因此随着cd变小而变得甚至更加显著和恶化。对于这样的几何形状的rie滞后的示例性量可以是20nm或更大的深度。对于在beol工艺步骤中例如在镶嵌(damascene)和双镶嵌工艺步骤期间在低k电介质中形成沟槽而言，rie滞后效应尤其成问题。如本文所使用的，低k电介质通常具有小于约3.9的介电常数。超低k电介质通常具有等于或小于约2.7的介电常数。

用于蚀刻低k电介质的传统技术涉及使用连续波(cw)等离子体蚀刻技术来延长时间。但是，这样的技术表现出上面讨论的rie滞后效应，特别是在cd进入32nm或更小的范围时。cw等离子体蚀刻的一个优点是可以使用cw等离子体蚀刻实现的相对高的蚀刻低k电介质蚀刻速率。对于beol处理，例如在镶嵌和双镶嵌工艺步骤中，低k介电层的厚度可以相对较厚。因此，可能期望cw等离子体蚀刻的蚀刻速率以为基底处理步骤提供合适的处理时间。然而，随着cd持续减小，rie滞后变得更加成问题。

用于小cd结构的cw等离子体蚀刻工艺的缺点可以通过使用基于ale的工艺来克服。一般已知ale工艺涉及通过一个或更多个自限反应来顺序地去除薄层的过程。这样的工艺经常包括一系列循环的沉积和蚀刻步骤。沉积工艺可以对暴露的表面进行改性，蚀刻步骤可以去除改性层。因此，可能发生一系列的自限反应。如本文所使用的，“基于ale的”工艺可以包括准ale工艺。在这样的工艺中，仍然使用一系列的沉积和蚀刻循环，然而，去除步骤可能不是完全自限的，因为在去除改性层之后，蚀刻显著减慢，然而蚀刻可能不会完全停止。在任一情况下，基于ale的工艺包括一系列循环的沉积和蚀刻子步骤。在一些实施方案中，这样的子步骤包括中间的吹扫子步骤。注意，ale工艺的蚀刻子步骤可以涉及利用cwrf功率模式或替选地使用脉冲rf功率模式的过程。就这一点而言，如本领域中已知的，基于ale的工艺不排除在循环处理的蚀刻子步骤期间使用cwrf功率模式。

如本文所公开的，可以利用基于ale的工艺来提供显著减少rie滞后的电介质蚀刻。在一个实例中，基于ale的工艺是准ale等离子体工艺。在一个实例中，可以利用准ale工艺来提供诸如图2所示的蚀刻结果。如图2所示，可以设置掩膜层115。在一个示例性实施方案中，掩模层115可以是氮化钛(tin)层。如本领域中已知的，其他材料和/或材料与层的组合可以形成掩模层。在所提供的示例性掩模层中，tin层的厚度可以在15nm至35nm的范围内。在所提供的实例中，介电层110可以是低k电介质。可以以多种方式(包括旋涂和沉积技术)中的任一种来形成电介质。在一个实施方案中，介电层110是具有小于约3，并且更优选小于2.4的介电常数的低k电介质。在一个实例中，超低k电介质用作beol工艺步骤的电介质，并且用作形成镶嵌或双镶嵌互连结构的一部分。在一个实例中，介电层110的厚度可以为约45nm至120nm，并且更优选40nm至80nm。通过使用基于ale的工艺，可以使rie滞后最小化。在示例性实施方案中，例如，可以将约15nm和约80nm的沟槽cd之间的rie滞后减小至小于2nm的rie滞后。利用传统的等离子体蚀刻技术，根据工艺条件，类似的结构可以看到约13nm至20nm的rie滞后。

基底105可以在介电层110的下面。尽管在本文中出于示例性目的被描述为介电层，但是将认识到，待蚀刻的层可以是各种基底处理层中的任一者。因此，待蚀刻的层可以是期望图案化的任何基底层，例如但不限于介电层或导电层。基底105可以是期望使用图案化特征的任何基底。例如，在一个实施方案中，基底105可以是其上形成有一个或更多个半导体处理层的半导体基底。在一个实施方案中，基底105可以是已经经历产生各种结构和层的多个半导体处理步骤的基底，所有的结构和层在基底处理领域中是已知的并且可以被认为是基底105的一部分。在一个实施方案中，可以在beol处理步骤中利用本文公开的构思。在另一些实施方案中，可以在feol工艺步骤中利用本文公开的构思。本文所描述的技术可以用于提供一种技术以蚀刻跨越基底具有不同的cd的结构，同时使对于窄cd结构看到的rie滞后最小化。

在一个实施方案中，准ale工艺可以涉及在等离子体室中执行的多步等离子体过程。更特别地，准ale工艺可以包括循环过程，其中在等离子体处理室中执行沉积步骤、吹扫步骤和蚀刻步骤的重复循环。将认识到，各种处理工具可以用于这样的准ale工艺。仅作为实例，可以利用可从tokyoelectronltd.获得的vigus-lk3和vigus-tx处理室。第一步骤可以包括沉积工艺，该沉积工艺将聚合物沉积在正被处理的基底的暴露表面上，例如包括在掩模层115的侧壁上。因此，沉积工艺在基底上形成聚合物层。在一个实例中，在等离子体沉积期间提供的气体可以是c4f8或c4f6以及氩气。还可以包括o2。接着，可以发生吹扫步骤以吹扫等离子体处理室。在一个实施方案中，惰性气体例如氩气被用于吹扫步骤。在吹扫步骤之后，可以发生蚀刻步骤。在一个实施方案中，蚀刻步骤可以是氩等离子体蚀刻步骤，尽管将认识到可以利用其他蚀刻化学过程。在示例性过程中，沉积和吹扫步骤可以在相对低的rf功率水平例如100瓦下发生，而蚀刻步骤可以在较高的rf功率水平例如200瓦下发生，从而可以发生期望的蚀刻过程。

在一个实施方案中，本文公开的技术可以利用传统的体等离子体蚀刻(例如不是基于ale的工艺的扩展的cw蚀刻工艺步骤)与基于ale的工艺组合使用的组合。在一个实例中，可以首先利用扩展的cw蚀刻工艺，然后使用基于ale的工艺。在该实施方案中，首先用标准cw等离子体蚀刻将待蚀刻的层(例如图2的介电层110)的某些部分蚀刻延长的时间段。然后，可以使用具有沉积和蚀刻子步骤的基于ale的工艺来执行第二等离子体蚀刻以完成蚀刻。因此基于ale的工艺条件可以如上所述。在一个示例性实施方案中，标准cw等离子体蚀刻可以具有c4f8/cf4/n2/ar的化学成分、20mt的压力和250w的高频rf功率。在替选过程中，可以首先执行基于ale的工艺，然后执行标准扩展的cw等离子体蚀刻。在利用基于非ale的蚀刻工艺和基于ale的蚀刻工艺的组合时，可以通过各工艺的rie滞后的组合来获得期望的最终rie滞后。更具体地，可以通过控制基于ale的蚀刻工艺以具有反向rie滞后来调整最终rie滞后。例如，在准ale工艺的蚀刻步骤期间降低活化能或减少活化步骤时间可以有助于在开口区域中留下更多的聚合物，同时仍然使得能够在致密区域中进行蚀刻。如本领域中已知的，对于反向rie滞后工艺，与较大的几何形状区域相比，在较小的几何形状区域中蚀刻增加。因此，基于非ale的蚀刻工艺和基于ale的工艺的组合的最终rie滞后可以小于如果仅利用标准的基于非ale的蚀刻(例如扩展的cw等离子体蚀刻)而实现的最终rie滞后。

在一个示例性实施方案中，可以提供蚀刻工艺的两个主要部分，一个部分是基于非ale的等离子体蚀刻工艺，以及第二部分是基于ale的等离子体工艺。在一个实施方案中，基于ale的等离子体工艺可以包括沉积、吹扫和蚀刻工艺步骤的循环过程。基于非ale的等离子体蚀刻工艺可以表现出rie滞后，而基于ale的等离子体工艺可以表现出反向rie滞后。在一个实施方案中，可以首先执行基于非ale的等离子体工艺，其次执行基于ale的等离子体工艺。在一个实施方案中，基于非ale的等离子体蚀刻和基于ale的等离子体蚀刻可以在同一处理工具中作为一个蚀刻序列的不同步骤来执行。在一个实施方案中，所有处理可以在共同的等离子体室中发生。因此，所实现的总蚀刻滞后可以是基于ale的等离子体工艺和基于非ale的等离子体工艺的组合的结果。

在一个示例性过程中，待蚀刻的层(例如图2的介电层110)可以是超低k介电层。沉积后，超低k介电层的厚度可以为约95nm。超低k介电层的致密化可以导致约65nm的层。可以发生超低k电介质的蚀刻，使得通过具有rie滞后的基于非ale的等离子体工艺来蚀刻层的总厚度的约75％，并且通过具有反向rie滞后的基于ale的等离子体工艺来蚀刻总层的约25％。最终实现的rie滞后可以为约5nm或更小。可以利用具有90％的基于非ale的蚀刻和10％的基于ale的蚀刻、80％的基于非ale的蚀刻和20％的基于ale的蚀刻、50％的基于ale的蚀刻和50％的基于非ale的蚀刻、25％的基于ale的蚀刻和75％的基于非ale的蚀刻、或者甚至10％的基于ale的蚀刻和90％的基于非ale的蚀刻的替选工艺。将认识到，基于非ale与ale的蚀刻的任何特定比率的选择将基于特定于任何给定基底处理流程的各种因素而变化，各种因素包括待蚀刻的材料的厚度、工艺处理能力要求和rie滞后公差。无论如何，利用基于非ale的蚀刻和基于ale的蚀刻两者提供了扩展的机会以优化针对任何特定基底工艺流程获得的结果。

图3至5中提供了利用本文描述的技术的示例性工艺流程。将认识到，这些工艺流程仅仅是示例性的，并且本文描述的技术可以以其他方式利用。此外，将认识到，可以在仍然利用本文公开的技术的有利益处的同时向示例性工艺流程中增加附加步骤。此外，本领域技术人员将认识到，工艺流程的各个步骤可以一起进行或者以组合或以不同顺序进行，因此，工艺流程的各步骤不限于如所示出的单独的独立工艺步骤。

图3示出了用于处理基底的方法。该方法可以包括提供具有图案化的第一层的基底的步骤305以及提供在第一层下面的第二层的步骤310。该方法还可以包括步骤315，该步骤315在利用图案化的第一层作为掩模的同时，用非原子层蚀刻工艺蚀刻第二层的第一部分。该方法还包括步骤320，该步骤320在利用图案化的第一层作为掩模的同时，用基于原子层蚀刻的工艺蚀刻第二层的第二部分，基于原子层蚀刻的工艺包括至少包含沉积工艺子步骤和蚀刻工艺子步骤的循环过程。该方法还包括步骤325，该步骤325控制非原子层蚀刻工艺和基于原子层蚀刻的工艺两者，使得蚀刻第二层以实现期望的蚀刻滞后效应。

图4示出了用于处理基底的另一种方法。该方法可以包括提供具有图案化的第一层的基底的步骤405以及在第一层与基底之间提供第二层的步骤410。该方法还可以包括步骤415，该步骤415用两步蚀刻对第二层进行蚀刻，两步蚀刻具有第一蚀刻步骤和第二蚀刻步骤。该方法还包括步骤420，其中第一蚀刻步骤包括连续波等离子体蚀刻，该连续波等离子体蚀刻表现出蚀刻滞后。该方法还包括步骤425，其中第二蚀刻步骤包括包含沉积子步骤、吹扫子步骤和蚀刻子步骤的循环过程。该方法还包括步骤430，其中控制两步蚀刻，使得以实现期望的蚀刻滞后效应的方式蚀刻第二层。

图5示出了用于在用于处理基底的反应离子蚀刻中处理超低k介电层的方法。该方法可以包括步骤505，该步骤505在处理室中提供具有输入图案化结构的基底和在输入图案化结构下面的超低k介电层。该方法还可以包括步骤510，该步骤510利用输入图案化结构作为图案来执行第一蚀刻工艺以蚀刻超低k介电层。该方法还可以包括步骤515，该步骤515利用输入图案化结构作为图案来执行第二蚀刻工艺以蚀刻超低k介电层。第二蚀刻工艺包括循环蚀刻工艺，该循环蚀刻工艺包括执行沉积工艺；执行吹扫工艺，该吹扫工艺允许沉积气体离开处理室；以及执行蚀刻等离子体工艺。该方法还可以包括步骤520，其中输入图案化结构的节距为48nm或更小，并且第一蚀刻工艺与第二蚀刻工艺一起实现期望的蚀刻滞后性能。

鉴于该描述，本发明的进一步的修改和替选实施方案对于本领域技术人员而言将是明显的。因此，该描述仅被解释为说明性的并且是为了教导本领域技术人员实施本发明的方式的目的。应理解，本文中所示出和所描述的本发明的形式和方法将被视为目前优选的实施方案。等同技术可以代替本文中示出和描述的那些技术，并且本发明的某些特征可以独立于其他特征的使用而使用，所有这些在受益于本发明的该描述之后对于本领域技术人员而言将是明显的。