具有梯形JFET、底栅及镇流漂移的集成电路、LDMOS和制造方法与流程

背景技术：

高速数字逻辑电路包括形成有薄栅极氧化物层的晶体管，被设计用于在低电源电压下高速工作。许多集成电路包括数字逻辑电路以及被设计成在较高电压下工作的接口电路。功率bicmos电路制造过程结合双极和互补金属氧化物半导体(cmos)技术，以支持低电压、高速数字逻辑电路以及较高电压晶体管，从而实现数字和模拟输入/输出(io)接口电路、功率管理开关等。一些方法使用横向扩散mos(ldmos)或漏极扩展mos(demos)晶体管，其漏极结构与常规的对称mos晶体管相比，能够在较高的电压下工作。ldmos晶体管包括在重掺杂漏极触点与晶体管沟道之间的轻掺杂横向扩散漏极区，以传导横向电流并形成耗尽区，从而在漏极触点与晶体管栅极之间产生电压降。在沟道处降低的漏极电压允许使用薄栅极氧化物，并且低栅极电压晶体管可以用作高漏极电压应用的开关。然而，扩展横向漂移区以适应较高的电压会增加三极管区导通状态电阻rdson，并增加器件尺寸、器件成本和比电阻rsp。比电阻rsp是给定面积内晶体管的漏-源导通状态电阻，并且可以表示为rsp＝rdson*面积。此外，晶体管开关损耗的因子q与器件输入、输出和反向传输电容有关，并且与栅极电容有关的低栅极电荷qg和开关损耗对于高频工作很重要。分裂或阶梯式多晶硅栅极可以用于最小化主栅极面积用于减少的qg，但这仅有利于较高的额定电压器件或较长的漂移长度。这种方法还会增加器件尺寸和成本，并且通常提供不显著的器件rsp降低。此外，在扩展的漏极上方添加分裂栅极结构会增加输出或漏极电容。常规的ldmos设计没有为高电压应用中的具有小间距尺寸的短沟道器件提供完整的解决方案以减小比电阻，且仍支持具有低rdson和q的高效高频工作。

技术实现要素：

所描述的示例包括集成电路(ic)和ldmos晶体管，其具有栅极结构、注入衬底中以在栅极的一部分下方提供沟道区的锥形体区、与沟道区相邻的源极区以及与衬底中的栅极结构的第一侧横向间隔开的漏极区。ldmos还包括在衬底中的掩埋层区上延伸的漂移区。该漂移区包括在掩埋层区上方的第一高掺杂漂移区部分、在第一高掺杂漂移区部分上方的低掺杂间隙漂移区以及在间隙漂移区上方的第二高掺杂区部分。ldmos还包括隔离结构，该隔离结构向下延伸穿过第二高掺杂区部分并进入间隙漂移区部分，其具有第一端接触漏极区，第二端在栅极电介质层下方。在一些示例中，体区包括锥形侧，该锥形侧在衬底的顶表面处与隔离结构的第二端横向间隔第一横向距离，以在栅极电介质层的一部分下方提供沟道区。该锥形侧在间隙漂移区部分中与隔离结构的第二端横向间隔较小的第二横向距离，以限定梯形jfet区，该梯形jfet区具有在栅极电介质层下方的第二n漂移区部分中的宽顶部和在间隙漂移区部分中的窄底部。梯形jfet区提供电压控制的底栅，以控制jfet区与隔离结构下方的第一高掺杂漂移区部分的镇流漂移(ballastdrift)部分之间的电场分布。

附图说明

图1示出包括具有梯形jfet区的ldmos晶体管的集成电路的局部剖面侧视图。

图2是示出制造ldmos晶体管的方法的流程图。

图3-图9是在用于提供图1的ldmos晶体管的不同制造阶段下集成电路的局部剖面侧视图。

图10是示出制造ldmos晶体管的替代方法的流程图。

具体实施方式

图1示出集成电路(ic)100的局部视图，集成电路(ic)100具有用半导体衬底102制造的ldmos晶体管101。在附图中，相同的附图标记始终指代相同的元件，并且各种特征不一定按比例绘制。所示的示例是具有梯形jfet区的n沟道ldmos。在本说明书的范围内，其它实施方式也是可能的，包括使用相反掺杂的结构和区域的p沟道ldmos示例。在一个示例中，衬底102是p掺杂硅衬底或晶片，其中形成有各种掩埋层104、106和漂移区110。在另一种可能的实施方式中，衬底包括形成在顶表面上的一个或多个外延硅层(未示出)，掩埋层102、104、106和漂移区110中的一个或多个形成在衬底的外延层中。

图1中的n沟道ldmos101包括使用n型掺杂剂(例如，磷和/或砷)注入衬底102中的n型掩埋层(nbl)区104。通过在衬底102中的nbl区104上方注入p型掺杂剂(例如，硼)，形成p型掩埋层(pbl)区106。漂移区110在衬底102中的pbl区106上方延伸。漂移区110包括在pbl区106上方延伸的第一n漂移区部分112(在图中标记为nd1)。漂移区110还包括间隙漂移区113(标记为gd)，间隙漂移区113包括在第一n漂移区部分112上方提供轻掺杂n型缓冲区的低或轻掺杂的n型杂质(例如，磷)。在一个示例中，衬底102最初是包括硼或其它p型掺杂剂的p型硅，并且用磷或其它n型掺杂剂对间隙漂移区部分113进行反掺杂，以提供轻掺杂n型区部分113。在一些示例中，间隙漂移区部分113的轻n型掺杂是由注入到n漂移区部分112和/或114中的n型掺杂剂的扩散尾部区域产生的。在一个示例中，间隙漂移区部分113的掺杂浓度小于第一n漂移区部分112和第二n漂移区部分114的n型掺杂浓度。漂移区110还包括第二n漂移区部分114(标记为nd2)，第二n漂移区部分114在间隙漂移区113上方延伸到衬底102的上表面或顶表面。

图1中的ldmos晶体管示例101还包括栅极结构，该栅极结构具有在衬底102的顶表面或上表面上形成的栅极电介质层130、在栅极电介质层130上的栅极电极结构132以及横向侧壁间隔物134。p型体区108被注入衬底102中，例如使用硼或其它p型掺杂剂。p体区108在栅极电介质层130的一部分下方提供沟道区，其沟道宽度在p体的上表面中示出为第一横向距离d1。在衬底102的上表面中形成重掺杂n型漏极区138(标记为n+)。漏极区138与栅极结构的第一侧横向间隔开，重掺杂n型源极区136与衬底102中的沟道区相邻，该沟道区靠近栅极结构的第二侧并部分地位于其下方。所示的示例还包括与源极区136相邻并在其横向外侧的p+注入区140。

隔离结构116(在图1中标记为sti)部分地在栅极结构下方延伸，并且包括氧化物材料以限定延伸的漏极结构。在一个示例中，隔离结构116是使用浅沟槽隔离(sti)制造技术在浅沟槽中形成的氧化物。在另一个示例中，使用硅的局部氧化(locos)或其它合适的隔离处理技术和材料来形成隔离结构116。隔离结构116的第一端接触漏极区138，第二端在栅极电介质层130下方延伸。隔离结构116向下延伸穿过第二高掺杂区部分114并进入间隙漂移区部分113。漂移区结构110在隔离结构116与pbl区106之间提供间隙漂移区部分113的镇流漂移部分。

所示的ic100还包括设置在漏极区138的横向外侧的第二隔离结构(sti)118，该第二隔离结构118也延伸穿过第二高掺杂区部分114并进入间隙漂移区部分113。第二隔离结构118与深沟槽隔离结构120相邻，深沟槽隔离结构120包括注入的n+掺杂侧壁结构122，其从衬底102的顶表面延伸穿过漂移区110和pbl区106并进入nbl区104。在一些示例中，深沟槽隔离结构120形成为环形结构，以包围ldmos晶体管101。侧壁结构122形成在延伸到p衬底102中的场氧化物结构124的相对横向侧上。场氧化物结构124横向地包围从上表面延伸到nbl区104下方的p衬底102中的p+硅结构126。

ic100还包括触点结构(未示出)以提供与晶体管101的一个或多个特征件的电连接，以及金属化结构(未示出)，从而覆盖晶体管101并提供与晶体管源极、漏极和栅极端子(在图1中分别表示为s、d和g)的外部电互连。金属化结构可以包括形成在所示结构上的金属前电介质(pmd)材料，其中形成有触点结构，以便为另外的上部金属化层(未示出)提供电互连通路。

在一些示例中，漂移区110还包括在pbl区106与第一n漂移区部分112之间的p漂移区部分111(标记为pd)。当包括p漂移区部分111时，该p漂移区部分111控制在隔离结构116下方的间隙漂移区部分113的镇流漂移部分与pbl区106之间的电场分布。在一些实施方式中，对于设计为在不同的漏极电压下工作的ldmos晶体管，p漂移区部分111的掺杂浓度可以不同。

在一些示例中，可以关于中心源极结构136和单个p体区108以及另一栅极结构130、132、134和进一步横向向外的隔离结构116和漏极结构138以对称的方式复制(例如，图1中向左)图1中所示的结构，其中平行栅极结构彼此电互连，并且平行漏极结构138彼此电互连，该对称结构作为单个ldmos晶体管101工作。其它对称实施方式是可能的，诸如在单个中央漏极结构138的两横向侧上具有对称平行的栅极结构和源极结构组。此外，如上所述，尽管图1中所示的ldmos晶体管示例101是n沟道器件，但是在本文所述技术的其它实施方式中，p沟道ldmos晶体管可能具有相反掺杂的结构和区域。

示例性n沟道ldmos晶体管101有利地提供短沟道扩展漏极器件，而不使用阶梯式或分裂栅极结构，同时允许高电压工作，该高电压工作可以使用ic100中的单个栅极氧化物厚度为在不同电压电平下工作的晶体管进行定制。此外，可以在不增加显著的过程成本的情况下，并且在不向cmos或bicmos制造过程增加大量掩模的情况下，制造所示的ic结构100。ldmos晶体管101包括由p体区108的锥形结构和隔离结构116产生的梯形jfet结构150(在图1中用虚线示出)。在所示的示例中，p体区108包括锥形侧，该锥形侧在间隙漂移区部分113中朝向漏极(即，图1中向右)向下并横向向内延伸。锥形的p体区侧在衬底102的顶表面处与隔离结构116的第二端横向间隔第一横向距离d1，以提供在p体的上表面中的沟道区，在栅极电介质层130的一部分下方的jfet的上部区域。另外，p体区108的锥形侧在间隙漂移区部分113中与隔离结构116的第二端横向间隔较小的第二横向距离d2。

p体区108的锥形侧和隔离结构116的第二端限定大致梯形的jfet区150，jfet区150具有宽顶部和窄底部栅极，在图1中标记为bg。梯形jfet区150包括在栅极电介质层130下方的第二n漂移区部分114中的宽顶部。间隙漂移区部分113中的窄底部提供电压控制的底栅bg，以控制jfet区150与隔离结构116下方的第一n漂移区部分112的镇流漂移部分之间的电场分布。jfet区150在p体区106与下sti结构拐角之间的窄间隙中提供受控耗尽，用于在ldmos截止状态期间的受控夹断，以防止栅极电介质层130处的过高电压。这有利于将单个薄栅极电介质层130用于ic100中的低压晶体管(未示出)和ldmos晶体管101。

参考图2和图3-图9，图2示出制造n沟道ldmos晶体管的方法200，图3-图9示出在根据方法200生产图1的ldmos晶体管的各个制造中间阶段下集成电路100的处理。在其它示例中，可以根据方法200使用相反的掺杂剂注入步骤和材料来制造p沟道ldmos晶体管。在202处提供起始衬底。在一个示例中，在202处提供p掺杂硅晶片衬底，诸如图3中的衬底102。在另一个示例中，使用绝缘体上硅(soi)起始晶片。在其它实施方式中，可以在202处提供不同半导体材料的衬底。在一个示例中，在204处使用外延生长沉积过程在衬底102上形成外延层(未示出)，并且在衬底102的外延层中形成ldmos晶体管101。在其它实施方式中，省略外延层和204处的处理。在206处，将n型掺杂剂(例如，磷)注入到衬底102中，以在衬底102中形成nbl区(例如，图3中的nbl区104)。在208处，通过将p型掺杂剂(例如，硼)注入到nbl区104上方的衬底102中，形成pbl区(例如，区106)。

如图3-图5所示，漂移区110在图2中的110处形成在pbl区106上方。在一个示例中，在图2中的211处，通过使用图3中的注入过程300将p型掺杂剂注入到第一深度302(例如，1.6μm)与第二深度304(例如，1.2μm)之间的衬底102中，在pbl区106上方形成p漂移区部分(图3中的111)。在其它实施方式中，可以省略211处的注入。如图4所示，在图2中的212处，使用图4中的注入过程400将n型掺杂剂注入到衬底102中，以在pbl区106上方(以及任何包括的p漂移区111上方)形成第一n漂移区部分112。在212处的注入在深度402(例如，0.5μm)与第二深度404(例如，1.2μm)之间形成第一(例如，深)n漂移区部分112，如图4所示。在一些示例中，图4中的第二深度404与图3中的第二深度304相同，尽管不是所有可能实施方式的严格要求。在图4的示例中，第一n漂移区部分112的较低深度404延伸到p漂移区部分111，并且位于pbl区106上方并与其间隔开。在其它实施方式中，将第一n漂移区部分112注入到pbl区106的深度，诸如没有注入p漂移区部分111的地方。

如图5中进一步所示，在图2中的213处使用注入过程500将n型掺杂剂注入到衬底102中，以形成到达深度502(例如，衬底102的上表面处的零深度)和第二深度504(例如，0.25μm)的第二(例如，浅)n漂移区部分114。在213处的注入形成在第一n漂移区部分112上方并与其间隔开的区域部分114，并且在n漂移区部分112与n漂移区部分114之间(例如，在图5中的深度502与深度504之间)留下或限定低掺杂间隙漂移区部分113。在一个示例中，由于从更高掺杂的n漂移区部分112和114扩散的尾部区域，部分113被轻度n掺杂。

在一个示例中，所示的方法200包括使用图6中的过程600在图2中的214处形成深沟槽隔离结构120。可以使用任何合适的深沟槽处理技术。在一个示例中，穿过漂移区110、pbl区106和nbl区104并进入部分的p衬底102来蚀刻沟槽。执行n+注入以将沟槽侧壁结构122掺杂到进入nbl区104中的某深度，并且将侧壁氧化以形成场氧化物结构124。硅沉积过程利用原位p+掺杂，以在氧化物结构124之间形成结构126，从而留下图6所示的深沟槽隔离结构120。

过程200在图2中的216处继续，利用图7中的浅沟槽隔离过程700形成向下延伸穿过第二n漂移区部分114并进入间隙漂移区部分113的隔离结构116(图7中标记为drift(漂移)sti)。隔离结构116包括靠近预期漏极区的第一端和在预期栅极区下方的第二端。在216处，使用过程700在预期漏极区的横向外侧形成第二隔离结构118。在一个示例中，将沟槽蚀刻并用氧化物填充以形成结构116和118。可以使用其它过程诸如在216处的locos过程，以形成隔离结构116和118。在一个示例中，图1中的sti隔离结构116向下延伸到衬底结构中大约0.35μm的深度，并且隔离结构116可以但不必具有与衬底102的上表面大致共面的上表面。

在图2中的218处，形成掩模802，并且使用如图8所示的注入过程800将p型掺杂剂注入到衬底102中。在218处的掩模注入形成延伸穿过漂移区110并进入pbl区106的p体区108，并且在衬底102的顶表面或上表面处提供窄沟道区。在一个示例中，在218处，使用成角度的注入过程800执行注入，以优先将注入的p型掺杂剂(例如，硼)横向地朝向隔离结构(即，图8中向右)扩散，从而产生p体108的锥形侧。当在该区域上形成栅极电介质层时，在p体的窄上表面中形成短沟道。这形成了大致梯形的jfet区，其顶部宽且底部窄。注入的p体区108的所得锥形侧在衬底102的顶表面处与隔离结构116的第二端横向间隔较大的横向沟道宽度距离d1，并且在间隙漂移区部分113中与隔离结构116横向间隔较小的距离d2。

在图2中的214处，使用如图9所示的任何合适的栅极制造过程900来形成栅极结构130、132、134。栅极电介质层130在沟道区、梯形jfet和部分的隔离结构116上延伸，以形成短沟道紧凑型栅极构造，从而控制预期的ldmos晶体管。在222处，使用合适的注入过程形成n+源极区136和n+漏极区138以及任何包括的p+区140，以提供如上结合图1所述的n沟道ldmos结构101。在一个示例中，在222处的处理包括将n型掺杂剂注入到衬底102中，以与p体区108中的沟道区相邻形成n型源极区136，并与第二n漂移区部分114中的隔离结构116的第一端相邻形成n型漏极区138。在224处执行进一步的处理，以形成触点、金属化结构并完成其它后端处理，从而完成集成电路100。

还参考图10，示出方法200的另一个非限制性替代实施方式。图2所示的过程200包括在形成隔离结构116之前形成第一n漂移区部分112和第二n漂移区部分114。在图10的替代实施方式中，在形成隔离结构116之后，形成第一n漂移区部分112和第二n漂移区部分114。在该示例中，在202-208处的处理如上结合图2所述，包括在206处形成nbl区104和在208处形成pbl区106。在211处可选地执行p漂移区部分111，并且在212处形成第一n漂移区部分112。在图10的示例中，如上所述，在214处形成沟槽隔离结构，并且在216处形成sti或其它隔离结构。在图10中的210处，在216处形成隔离结构之后，通过注入在211处可选地形成p漂移区部分111，并且在212和213处形成第一n漂移区部分112和浅的第二n漂移区部分114。在218-224处，形成p体区108，以及如上所述的栅极结构、源极/漏极区和最终的触点和金属化结构。

一些描述的示例包括短沟道ldmos晶体管101，其具有梯形jfet区150、底栅bg和包括第一n型漂移区部分112的镇流漂移区。ldmos晶体管101实现梯形jfet区150，该梯形jfet区150具有底栅bg和镇流漂移概念，其具有短沟道设计和低导通状态电阻以及低开关损耗(例如，低rdson*q)的优点。与分裂或阶梯式栅极方法相比，所描述的ldmos晶体管101提供改善的解决方案，同时便于集成电路100使用单个薄栅极电介质层，集成电路100包括低电压cmos逻辑晶体管和用于较高电压工作的ldmos器件。在这方面，本文描述的技术可用于为高电压应用提供小间距尺寸的短沟道ldmos晶体管101。此外，可以用最少数量的注入掩模和处理步骤来制造漂移层结构110和锥形p体区108，以提供支持适用于高速应用中的功率开关的低掩模计数和低rsp/r*q集成ldmos的解决方案。例如，ldmos晶体管101可以用作在高开关频率下工作的降压或升压dc-dc转换器中的高侧或低侧开关，其中扩展的漏极减小输出电容和栅极电容，以促进高速、低开关损耗工作，同时允许较高的漏极电压。

在一些示例性实施方式中，ldmos结构101包括三个注入区104、106和110，它们可以经由堆叠的毯式注入来形成而无需额外的掩模，以产生栅极电介质层130的一部分下方的短沟道区、梯形jfet区150(图1)、以及sti隔离结构116下方的第一n型漂移区部分112中的增强镇流漂移区，在一些实施方式中，通过具有一个体掩模层的体链式(bodychain)注入来制造该镇流漂移区。图1中的ldmos示例101通过深沟槽(dt)掩模层处的深沟槽隔离环结构120与衬底102隔离。在一些制造过程实施方式中，ldmos恶意与现有过程流程兼容，其中在可选的内联(in-line)外延沉积过程之前(例如，在上述图2和图10中的204处沉积外延硅之前)，将重掺杂n型掩埋毯式注入与其他两个毯式注入过程分离。各种实施方式也与集成电路100中的其他器件的制造兼容，诸如其中通过使用一个额外的漂移掩模来掩蔽其它(例如，非ldmos或非ldmos漏极漂移)区，可以处理n型漂移链式注入或与p型掩埋链式注入(例如，图2和图10中的206、208和/或210)一起工作的n型漂移。在一个示例中，在210处的注入是用单独的掩模来完成的，该掩模转换ic100的预期p体区和非ldmos区。

在图1的示例中，漂移区110包括两个n型和一个p型链式注入，其中较高掺杂的漂移浅n型区部分114可以仅注入在器件缘沟(非sti)区中(例如，通过形成隔离结构116之后的后续注入，如上述图10所示)。所得结构提供减小的jfet电阻和补偿的界面电荷，以改善器件热载流子性能。第一(例如，较深的)n型漂移区部分112与pbl区106和底栅bg一起工作，以在漂移sti下方提供高掺杂的镇流区，从而增强电荷平衡和器件减小的表面场(resurf)以支持以小间距尺寸进行的高电压工作，从而减小rsp和ldmos漏极的输出电容。pbl区106增强了区112中的n掺杂低电阻横向电流流动路径的电荷平衡。间隙区部分113提供靠近sti隔离结构116的底部和低电压侧壁的缓冲(buffer)。该缓冲通过第一和第二(深和浅)n漂移区部分112和114的尾部区域的重叠而形成，并且防止由于高漏极电压电平下的高掺杂窄镇流而导致的早期表面电场(e场)累积。在各种示例中，可以通过额外的毯式注入调整缓冲掺杂分布，或者可以通过现有的漂移链式注入来提供这种调整的掺杂而无需额外的掩模。

锥形jfet区150成形为具有宽顶部的倒梯形区域，以释放表面附近的e场，从而保护在ldmos101和ic100中的其它较低电压器件中使用的潜在薄栅极电介质层130。梯形jfet区150提供具有宽度d2的窄底部，并且用作电压控制的底栅bg，以在目标电压下调整镇流漂移与jfet150之间的e场分布，并且该设计可以针对给定的目标工作电压电平进行定制。在工作中，即使在高漏极电压电平下的窄的高掺杂镇流漂移下，倒梯形jfet150和底栅bg也会减小表面e场，以有助于在小横向距离或间距(例如，低比电阻rsp)下的漂移区中低导通状态电阻。ldmos101实现短沟道区，用于减小的沟道电阻和低栅极电容，同时减轻表面短沟道穿通。此外，短沟道长度减小栅极电容，从而减小与栅极电荷qg有关的开关损耗，这在高工作频率或开关速度下尤其有利。该设计有助于在导通状态性能与截止状态性能之间进行权衡，并且仅在浅/窄底栅区域bg中允许有限的jfet电阻，结合由于释放的表面e场、补偿的界面和高掺杂漂移浅区而改善的器件热载流子性能和减小的整体jfet电阻。

电压控制的底栅bg在目标电压下调整或设置镇流漂移区与jfet区150之间的e场分布，并且底栅bg的尺寸提供受控的耗尽和区间距截止(pitch-off)。在完全导通的条件下，jfet底栅在高栅极/低漏极电压下以最小的耗尽区域工作。在ldmos101的准截止条件下，在低栅极/高漏极电压下耗尽最大区域，并且jfet表面峰值e场(e峰)与目标设计最大工作电压同步。

所描述的具有梯形jfet区150、底栅bg和镇流漂移区的短沟道ldmos晶体管101为功率开关和其它应用提供低r*q和相关的益处。在其它示例中，可以将梯形jfet、底栅和镇流漂移与深n阱和深沟槽隔离结构120结合使用，并且例如可以省略pbl区106和/或nbl区104，以进一步减少掩模的数量和过程成本。在这方面，pbl106和nbl104可以通过毯式注入实现，而无需额外的掩模层。在其它示例中，短沟道ldmos101可以通过梯形jfet区150、结合底栅bg和镇流漂移来实现，并与单个ic100中的低成本cmos晶体管(例如，与ldmos层共享)一起工作，并且这种设计可以省略一个或多个cmosn阱层，以进一步减少掩模计数。另外，一些示例采用专用体链式注入作为基础，将器件短沟道、底栅和增强的镇流漂移连接在一起，以获得更好的器件性能。在一个示例中，p体108可以使用链式p型注入来形成(例如，在上述图2和图10中的218处)，链式p型注入包括注入能量为300kev至2mev的硼(b)注入，该硼(b)注入与特定目标额定平台电压相关，且注入剂量为9e13至2e12。在一些示例中，p体区以0-9度的角度注入，以便于连接器件浅体、底栅和毯式p型掩埋层区106。

在进一步的示例中，ldmos101用梯形jfet区150制成，该梯形jfet区150由堆叠在与sti隔离结构116的侧壁一起工作的p体上/下体链式注入的顶部上的专用浅体共注入制成。在一个示例中，器件短沟道通过浅体共注入的硼与砷之间的表面横向扩散而形成，用于目标小栅极沟道长度lg和低栅极电荷qg以降低开关损耗。在一个示例中，通过p型硼和n型砷共注入来制造逆向的浅体，该共注入包括注入能量为60kev至260kev、注入剂量为5e14至1e13、注入角度为7-35°的硼(b)注入和能量为25kev至160kev、注入剂量为1e15至3e13、注入角度为0-9°的砷(as)注入。在一个示例中，在sti隔离结构116的底部拐角附近形成的底栅区bg通常与p体区108/漂移区结的最外范围对准，以将耗尽区间距截止控制在目标控制电压电平。在一个示例中，底栅bg的最低掺杂区域与硅衬底上表面的间隔为0.25μm至0.6μm，并且在一个示例中，通过从sti隔离结构侧壁到源极侧的栅极多晶硅边缘之间的间隔将底栅bg的宽度d2控制为0.35μm至1.5μm，以针对不同的额定器件电压。

在使用两个n型漂移区部分112和114以及p型漂移区部分111的一些示例中，使用n型/p型链式注入形成漂移区110，包括注入能量为160kev至2mev、注入剂量为2e13至1e12且注入角度为0-9°的n型磷(p)注入(例如，在图2和图10中的212和213处)，并结合注入能量为600kev至2mev、注入剂量为2e13至1e12且注入角度为0度至9度的p型硼(b)注入(例如，在图2和图10中的211处)，用于具有在漂移sti隔离结构116下方内置小镇流区的增强的电荷平衡，以有助于低器件rsp和低输出电容coss。在一些示例中，在sti隔离结构蚀刻之后，将浅n型第二漂移区部分114注入在第一n型漂移区部分112的顶部(例如，没有间隙区113)上，并且区部分114仅位于非sti区域中。在这个示例中，通过注入能量为25kev至500kev、总注入剂量为2e13至1e12且注入角度为0-9度的n型砷或磷或磷与砷注入来完成第二漂移区部分114的注入，以有助于减小jfet电阻并通过改善的器件热载流子性能来补偿界面电荷。在一些示例中，在漂移链式注入中添加额外的p型或n型轻掺杂注入，以调节底栅(缓冲区域)电压对栅极/漏极电压的灵敏度，在这种情况下，n型/p型注入被控制在2e11至2e12的注入剂量，注入投影深度范围为0.25μm至0.6μm。

在一些示例中，短沟道ldmos111被制造在隔离边界内，诸如所示的nbl区104、pbl区106和环形深沟槽隔离结构120的组合。在一些示例中，隔离特征包括在任何内联外延沉积处理之后注入厚度为3μm至10μm的重掺杂隔离nbl槽区104，结合周围的深n型阱结构和/或环形深沟槽隔离结构120的所示深沟槽n部分122。在一些示例中，可以添加经调整的p型空白掩埋注入，并根据需要与p型漂移区部分111的任何包括的注入堆叠，以减少平台寄生bjt问题，例如，注入能量为800kev至2.5mev、注入剂量为2e13至5e11且注入角度为0-9度。在一些示例中，nbl区104和pbl区106与深沟槽结构120或任何包括的深n阱(未示出)一起工作，以将ldmos晶体管101与衬底102隔离，用于器件高侧和隔离应用。

在权利要求的范围内，在描述的实施例中修改是可能的，并且其它实施例也是可能的。