存储器阵列和形成存储器阵列的方法与流程
存储器阵列(例如，nand存储器阵列)和形成存储器阵列的方法。
背景技术：
存储器为电子系统提供数据存储。闪存存储器是存储器的一种类型，并且在现代计算机和设备中具有多种用途。例如，现代个人计算机可以将bios存储在闪存存储器芯片上。作为另一示例，对于计算机和其他设备而言，在固态驱动器中利用闪存存储器来代替传统的硬盘驱动器变得越来越普遍。作为又一示例，闪存存储器在无线电子设备中很普及，因为其使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并提供针对增强特征远程升级设备的能力。
nand可以是闪存存储器的基本架构，并且可以被配置为包含垂直堆叠的存储器单元。
在具体描述nand之前，更一般地描述存储器阵列在集成布置内的关系可能会有所帮助。图1示出了一种现有技术的器件100的框图，所述器件包括存储器阵列102，所述存储器阵列具有以行和列布置的多个存储器单元103以及存取线104(例如，用于传导信号wl0至wlm的字线)和第一数据线106(例如，用于传导信号bl0至bln的位线)。存取线104和第一数据线106可以用于向和从存储器单元103传输信息。行解码器107和列解码器108对地址线109上的地址信号a0至ax进行解码，以确定哪些存储器单元103将被访问。读出放大器电路115进行操作以确定从存储器单元103读取的信息的值。i/o电路117在存储器阵列102和输入/输出(i/o)线105之间传输信息的值。i/o线105上的信号dq0至dqn可以表示从存储器单元103读取或将要写入所述存储器单元的信息的值。其他器件可以通过i/o线105、地址线109或控制线120与器件100进行通信。存储器控制单元118用于控制要对存储器单元103执行的存储器操作，并且利用控制线120上的信号。器件100可以分别在第一电源线130和第二电源线132上接收电源电压信号vcc和vss。器件100包括选择电路140和输入/输出(i/o)电路117。选择电路140可以经由i/o电路117对信号csel1至cseln做出响应，以选择第一数据线106和第二数据线113上的信号，所述信号可以表示要从存储器单元103读取或要被编程到其中的信息的值。列解码器108可以基于地址线109上的a0至ax地址信号选择性地激活csel1至cseln信号。选择电路140可以选择第一数据线106和第二数据线113上的信号，以在读取和编程操作期间提供存储器阵列102和i/o电路117之间的通信。
图1的存储器阵列102可以是nand存储器阵列，并且图2示出了可以用于图1的存储器阵列102的三维nand存储器器件200的框图。器件200包含多个电荷存储器件串。在第一方向(z-z')上，每个电荷存储器件串可以包含例如彼此堆叠的三十二个电荷存储器件，其中每个电荷存储器件对应于例如三十二层(例如层0至层31)中的一个。各个串的电荷存储器件可以共享公共的沟道区域，诸如形成在半导体材料(例如，多晶硅)的相应柱中的沟道区域，围绕所述柱形成电荷存储器件串。在第二方向(x-x')上，例如，多个串的十六个第一组的每个第一组可以包含例如共享多个(例如三十二个)存取线(即“全局控制栅极(cg)线”，也称为字线wl)的八个串。每个存取线可以在层内耦合电荷存储器件。当每个电荷存储器件包含一能够存储两位信息的单元时，由同一存取线耦合(并由此对应于同一层)的电荷存储器件可以在逻辑上分组成例如两个页面，例如p0/p32、p1/p33、p2/p34等。在第三方向(y-y')上，例如，多个串中的八个第二组的每个第二组可以包含由八个数据线中对应的一条耦合的十六个串。存储器块的大小可以包含1,024个页面，总共约16mb(例如16字线×32层×2位＝1,024页/块，块大小＝1,024页×16kb/页＝16mb)。串、层、存取线、数据线、第一组、第二组和/或页面的数量可以大于或小于图2中所示的数量。
图3示出了图2的3dnand存储器器件200的存储器块300在x-x'方向上的横截面图，包括在关于图2所述的串的十六个第一组的一个中的十五个电荷存储器件串。可以将存储器块300的多个串分组成多个子集310、320、330(例如，片列)，诸如片列i、片列j和片列k，其中每个子集(例如片列)包含存储器块300的“部分块”。全局漏极侧选择栅极(sgd)线340可以耦合到多个串的sgd。例如，全局sgd线340可以经由多个(例如三个)子sgd驱动器332、334、336中对应的一个耦合到多个(例如，三个)子sgd线342、344、346，其中每个子sgd线对应于相应的子集(例如，片列)。子sgd驱动器332、334、336中的每个可以独立于其他部分块的那些同时并发地耦合或切断对应的部分块(例如，片列)的串的sgd。全局源极侧选择栅极(sgs)线360可以耦合到多个串的sgs。例如，全局sgs线360可以经由多个子sgd驱动器322、324、326中对应的一个耦合到多个子sgs线362、364、366，其中每个子sgs线对应于相应的子集(例如，片列)。子sgs驱动器322、324、326中的每个可以独立于其他部分块的那些同时并发地耦合或切断对应的部分块(例如，片列)的串的sgs。全局存取线(例如，全局cg线)350可以耦合与多个串中的每个串的相应层相对应的电荷存储器件。每个全局cg线(例如，全局cg线350)可以经由多个子串驱动器312、314和316中对应的一个耦合到多个子存取线(例如，子cg线)352、354、356。每个子串驱动器可独立于其他部分块和/或其他层的那些同时并发地耦合或切断与相应部分块和/或层相对应的电荷存储器件。与相应子集(例如，部分块)和相应层相对应的电荷存储器件可以包含电荷存储器件的“部分层”(例如，单个“片”)。可以将与相应子集(例如，部分块)相对应的串耦合到子源极372、374和376(例如，“片源极”)中对应的一个，其中每个子源极耦合到相应的电源。
另选地，参考图4的示意图来描述nand存储器器件200。
存储器阵列200包括字线2021至202n和位线2281至228m。
存储器阵列200还包括nand串2061至206m。每个nand串包括电荷存储晶体管2081至208n。电荷存储晶体管可以使用浮栅材料(例如，多晶硅)来存储电荷，或者可以使用电荷俘获材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202和串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个nand串206的电荷存储晶体管208在源极选择器件(例如，源极侧选择栅极sgs)210和漏极选择器件(例如，漏极侧选择栅极sgd)212之间以源极到漏极串联连接。每个源极选择器件210位于串206和源极选择线214的相交处，而每个漏极选择器件212位于串206和漏极选择线215的相交处。选择器件210和212可以是任何合适的存取器件，并且在图1中一般性用方框示出。
每个源极选择器件210的源极连接到公共源极线216。每个源极选择器件210的漏极连接到对应的nand串206的第一电荷存储晶体管208的源极。例如，源极选择器件2101的漏极连接到对应的nand串2061的电荷存储晶体管2081的源极。源极选择器件210连接到源极选择线214。
每个漏极选择器件212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择器件2121的漏极连接到位线2281。每个漏极选择器件212的源极连接到对应的nand串206的最后一个电荷存储晶体管208的漏极。例如，漏极选择器件2121的源极连接到对应的nand串2061的电荷存储晶体管208n的漏极。
电荷存储晶体管208包括源极230、漏极232、电荷存储区域234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是nand串206中耦合到给定位线228的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
期望开发改进的存储器单元设计、改进的存储器阵列架构(例如，改进的nand架构)以及用于制造改进的存储器单元和改进的存储器阵列架构的方法。
附图说明
图1示出了具有带有存储器单元的存储器阵列的现有技术存储器器件的框图。
图2示出了采用3dnand存储器器件形式的图1的现有技术存储器阵列的示意图。
图3示出了图2的现有技术3dnand存储器器件沿x-x'方向的的横截面图。
图4是现有技术nand存储器阵列的示意图。
图5至24是在用于制造示例性组件的示例性方法的示例性工艺步骤处的构造的区域的示意性横截面图。
图6a和19a分别是沿图6和19的线a-a的示意性俯视图。
图25和26是在不同于参考图23和24所描述的示例性方法的示例性方法中可以在图22的示例性工艺阶段之后的示例性工艺步骤处的图22的构造的区域的示意性横截面图。
具体实施方式
一些实施例包括具有围绕字线级的端部包裹的低密度二氧化硅的存储器阵列。一些实施例包括具有电荷阻挡区域的存储器单元，所述电荷阻挡区域包含氮氧化硅。电荷阻挡区域可以另外包含二氧化硅。一些实施例包括具有垂直堆叠的存储器单元并且在垂直相邻的存储器单元之间具有空隙的存储器阵列(例如，nand存储器阵列)。一些实施例包括形成存储器单元和存储器阵列的方法。参考图5至26描述示例性方法，并且参考图24和26描述示例性架构。
参考图5，构造(即，组件、架构等)10包括交替的第一级14和第二级16的堆叠12。第一级14包含第一材料18，并且第二级16包含第二材料20。第一材料18和第二材料20可以是任何合适的材料。在一些实施例中，第一材料18可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成；并且第二材料20可以包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
级14和16可以具有任何合适的厚度；并且厚度可以彼此相同，或者相对于彼此厚度不同。在一些实施例中，级14和16可以具有在约10纳米(nm)至约400nm的范围内的垂直厚度。在一些实施例中，第二级16可以比第一级14更厚。例如，在一些实施例中，第二级16可以具有在约20nm至约40nm的范围内的厚度，并且第一级14可以具有在约15nm至约30nm的范围内的厚度。
第二级16的一些材料20最终被存储器单元栅极的导电材料代替。因此，级16可以最终对应于nand配置中的存储器单元级。nand配置将包括存储器单元串(即，nand串)，其中串中的存储器单元的数量由垂直堆叠的级16的数量决定。nand串可以包含任何合适数量的存储器单元级。例如，nand串可以具有8个存储器单元级、16个存储器单元级、32个存储器单元级、64个存储器单元级、512个存储器单元级、1024个存储器单元级等。垂直堆叠12被显示为向外延伸超出堆叠的所示区域，表明可以存在比图5的图中具体例示的更多的垂直堆叠级。
堆叠12被显示为支撑在基底22上方。基底22可以包含半导体材料；并且例如可以包含单晶硅、基本上由单晶硅组成或由单晶硅组成。基底22可以被称为半导体衬底。术语“半导体衬底”是指包含半导体材料的任何构造，包括但不限于块状半导体材料，例如半导体晶片(单独或在包含其他材料的组件中)，以及半导体材料层(单独或在包含其他材料的组件中)。术语“衬底”是指任何支撑结构，包括但不限于上述半导体衬底。在一些应用中，基底22可以对应于包含与集成电路制造相关的一或多种材料的半导体衬底。此类材料可以包括例如难熔金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
在堆叠12和基底22之间提供空间以表明可以在堆叠12和基底22之间提供其他部件和材料。此类其他部件和材料可以包含堆叠的其他级、源极线级、源极侧选择栅极(sgs)等。
参考图6，穿过堆叠12形成了开口24。所述开口最终被用于制造与存储器阵列的垂直堆叠的存储器单元相关联的沟道材料柱，并且在一些实施例中，所述开口可以被称为柱开口。当从上方观察时，开口24可具有任何合适的构造；并且在一些示例性实施例中，其可以是圆形、椭圆形、多边形等。图6a示出了构造10区的所示区域的顶部级16的一部分的俯视图，并且例示说明了其中当从上方观察时开口24为圆形的示例性构造。在一些实施例中，开口24可以被称为第一开口，以便将其与在稍后的工艺阶段形成的其他开口进行区分。柱开口24可以表示在图6的处理阶段在基底22上形成的大量基本上相同的开口(术语“基本上相同”是指在合理的制造和测量公差内相同)。
参考图7，第一级14的材料18沿着开口24凹陷以形成间隙(即腔)26。间隙26可以被称为第一间隙，以将它们与在后续工艺阶段形成的其他间隙进行区分。
在一些实施例中，第一级14的材料18可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成；并且第二级16的材料20可以包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在这样的实施例中，可以利用磷酸相对于材料20选择性地蚀刻材料18。术语“选择性蚀刻”是指一种材料比另一种材料更快地去除，并且包括但不限于相对于另一种材料对一种材料具有100％选择性的蚀刻工艺。
第一间隙26垂直地在第二级16的材料20的段28之间。
第一间隙延伸到第一级14中至深度d1。这样的深度可以是任何合适的深度，并且在一些实施例中可以在约10nm至约20nm的范围内。
参考图8，在第一间隙26内形成间隔结构30。间隔结构30包含材料32。这样的材料可以包含任何合适的成分；并且在一些实施例中可以包含硅。例如，在一些示例性实施例中，材料32可以包含多晶硅、基本上由多晶硅组成或由多晶硅组成。间隔结构30包含沿着开口24的外边缘29。
可以利用任何合适的处理在间隙26内形成材料32。例如，在一些实施例中，材料32可以通过开口24沉积并到间隙26中；从而导致间隙26被材料32填充，且开口24至少部分地被材料32填充。随后，可以利用蚀刻从开口24内去除多余的材料32，同时保留间隙26内的材料32。蚀刻可以利用任何合适的蚀刻剂和蚀刻条件。在一些示例性实施例中，蚀刻可以利用四甲基氢氧化铵(tmah)。
参考图9，第二级16的材料20沿着开口24凹陷以形成第二间隙34。在一些实施例中，第二级16的材料20可以包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成；并且间隔结构30的材料32可以包含多晶硅、基本上由多晶硅组成或由多晶硅组成。在这样的实施例中，可以利用缓冲氧化物蚀刻(例如，利用氢氟酸和缓冲剂的蚀刻，例如利用氟化铵的蚀刻)相对于材料32选择性地蚀刻材料20。间隙34垂直地在间隔结构30的段36之间。第二材料20的剩余部分在间隙34的后面(并且在一些实施例中可以被称为沿着间隙34)。
第二间隙34延伸到第一级14中至深度d2。这样的深度可以是任何合适的深度，并且在一些实施例中可以在约10nm至约30nm的范围内。
在一些实施例中，第二间隙34可以各自被认为包含上周缘(或上周缘表面)31、下周缘(或下周缘表面)33和内周缘(或内周缘表面35)；其中内周缘在上周缘和下周缘之间延伸。
在所示的实施例中，第一材料18的区域39沿第二间隙34的后面部分暴露。暴露的区域在第二间隙34的后部处沿着深度d3。在一些实施例中，深度d3可以在约5埃
参考图10，电介质阻隔材料38层被形成为沿着间隙34内的周缘表面31、33和35共形地延伸；并沿着间隔结构30的外边缘29延伸。电介质阻隔材料38可以包含任何合适的成分；并且在一些实施例中可以包含一或多种高k材料(其中术语高k表示电介质常数大于二氧化硅的电介质常数)。可以掺入电介质阻隔材料的示例性成分是二氧化铪、氧化锆、氧化铝、硅酸铪、硅酸锆、氧化钛、氧化钆、氧化铌、氧化钽等。
电介质阻隔材料38使第二间隙34变窄。
参考图11，在变窄的间隙34内形成材料40。在一些实施例中，材料40可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成。可以通过以下步骤按照所示构造形成材料40，即首先提供材料40块以至少部分地填充开口24(即，在间隙34内并沿着间隔结构30的外边缘29延伸；同时块通过电介质阻隔材料38与外边缘隔开)；然后去除一些材料40块，同时将材料40的剩余部分留在间隙34中。
可以认为在图11的处理阶段的材料40是被配置为位于间隙34内的段42。垂直相邻的段42通过包括间隔结构30的居间区域44彼此垂直地隔开。
参考图12，从沿着间隔结构30的外边缘29去除电介质材料38的区域，以沿着开口24暴露这样的外边缘。可以认为在图12的处理阶段保留的电介质材料38是被配置为在腔34内并且沿着这种腔的周缘表面31、33和35延伸的衬里46。
参考图13，开口24内的表面暴露于氧化条件下，所述氧化条件氧化段42(图12)以形成电荷阻挡区域48，并且还氧化间隔结构30的边缘(图11)以形成凸缘50。氧化条件可以利用任何合适的化学和操作参数。在一些示例性实施例中，氧化条件可以包含至少约700℃(但不限于至少约700℃，并且如果合适的氧化条件能实现期望的电气和/或其他性能则可以更低))的氧化环境和/或氧化表面的操作温度。氧化条件可以例如利用蒸汽(例如，原位蒸汽产生(issg))作为氧化剂的来源，和/或可以利用等离子体产生氧化物质。等离子体可以是所谓的“远程等离子体”，这意味着等离子体并不接触开口24内要被氧化的表面，而是仅这种等离子体所产生的氧化物质到达氧化表面。
在一些实施例中，段42(图12)的材料40(图12)包含氮化硅、基本上由氮化硅组成或由氮化硅组成；并且间隔结构30(图12)的材料32(图12)包含多晶硅、基本上由多晶硅组成或由多晶硅组成。氧化可以氧化氮化硅40以形成氮氧化硅54和二氧化硅52；并且可以氧化多晶硅32以形成额外的二氧化硅52。在这样的实施例中，电荷阻挡区域48可以包含氮氧化硅54和二氧化硅52(如图所示)。在图13中用虚线53示意性地示出了材料52和54之间的边界，以表明材料52和54之间的边界可以是氮氧化硅和二氧化硅之间的突变界面，或者可以是梯度的。
在一些实施例中，电荷阻挡区域48和/或凸缘50的至少一部分可以通过沉积合适的材料(例如，二氧化硅)，之后进行适当的蚀刻以实现期望的形状(例如，与图13所示的电荷阻挡区域48和凸缘50的形状类似的形状)来形成。
电荷阻挡区域48垂直地延伸，并且具有水平厚度t1。这样的水平厚度可以具有任何合适的尺寸，并且在一些实施例中可以在约
对材料32和40的氧化(图11)可以比氧化氮化硅材料40快得多地氧化多晶硅材料32(例如，氧化多晶硅的速度至少是氮化硅的1.5倍快、至少是氮化硅的两倍快，至少是氮化硅的三倍快，等等)。在其中氧化通过由多晶硅32形成的二氧化硅52引起的膨胀比通过由氮化硅材料40形成的氮氧化硅54/二氧化硅52引起的膨胀更大的实施例中，层16沿开口24的边缘可能膨胀很少(如果有的化)，而层14沿着开口24的边缘可能大幅膨胀(例如，由于由多晶硅32材料形成的二氧化硅52而引起的膨胀可能是由于由氮化硅材料40形成氮氧化硅54/二氧化硅52而引起的膨胀的至少约两倍)。在一些实施例中，沿着层14沿着开口24的边缘可以有大幅的膨胀，而沿着层16沿着开口24的边缘可以基本上没有膨胀(术语“基本上没有膨胀”意味着在合理的检测公差范围内没有膨胀)。凸缘50显示为在水平方向上比电荷阻挡区域48更长。第三间隙56沿着第二级16，并且垂直地在凸缘50之间。
在所示的实施例中，沿着其中凸缘50的二氧化硅52与级14的氮化硅18相邻的区域形成氮氧化硅58。提供了虚线59以示出氮氧化硅58和氮化硅18之间的近似边界，并表明这种边界可以是突变界面，或者可以是梯度的。在一些实施例中，可以认为凸缘50包含沿着开口24的前边缘55和与前边缘55相对的后边缘57；其中后边缘57与第一材料18相邻。氮氧化硅58沿着凸缘50的后边缘57，并且可以被配置为氮氧化硅衬里60。
氮氧化硅58是任选的，并且在一些实施例中可以不形成。
参考图14，在间隙56内形成电荷存储材料62。电荷存储材料可以包含任何合适的成分；并且在一些实施例中可以包含电荷俘获材料，例如氮化硅、氮氧化硅、导电纳米点等。本领域普通技术人员理解术语“电荷俘获”；并且将理解，“电荷陷阱”可以指可以可逆地捕集电荷载流子(例如，电子或空穴)的能量井。在另选的实施例中(未示出)，电荷存储材料可以被配置为浮栅材料(例如，多晶硅)。
电荷存储材料62可以通过任何合适的方法按照所示构造形成。例如，在一些实施例中，电荷存储材料62可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成，并且可以最初形成为至少部分地填充开口24。然后可以通过适当的蚀刻(例如，利用热磷酸的蚀刻、利用氧化然后进行氢氟酸处理的蚀刻等)去除多余的材料62，以仅保留被限制在间隙56内的材料62。
在一些实施例中，电荷存储材料62可以包含氮化硅，并且保留在间隙56内的电荷存储材料62的段可以被称为氮化硅段64。
参考图15，氮化硅段64(图16)的边缘被氧化以形成氮氧化硅66和二氧化硅68。虚线67用于说明材料66和68之间的近似边界。在形成氮氧化硅66和二氧化硅68之后剩余的材料62可以被认为对应于电荷存储区域(例如，电荷俘获区域)70。电荷俘获区域70具有邻近开口24的外边缘71、邻近电荷阻挡区域48的内边缘73和邻近凸缘50的水平边缘75。在例示的实施例中，氮氧化硅66沿着外边缘71并沿着水平边缘75延伸。
在一些实施例中，氮氧化硅66可具有在约0.5nm至约3nm的范围内的厚度，并且二氧化硅68可具有在约0.5nm至约3nm的范围内的厚度。
在所示的实施例中，电荷存储区域70沿着并且直接邻近电荷阻挡区域48的二氧化硅52(具体地，电荷存储区域70的内边缘73直接抵靠此二氧化硅52)。
参考图16，凸缘50(图15)被去除以形成第四间隙72，其中第四间隙垂直地在电荷俘获区域70之间。在一些实施例中，凸缘50的材料52(图15)包含二氧化硅，并且相对于构造10的其他材料(例如，通过利用缓冲氧化物蚀刻)选择性地去除这种材料。
参考图17，在间隙72内形成材料74。在一些实施例中，材料74可以包含氮化硅、基本上由氮化硅组成或由氮化硅组成；并且可以认为其被配置为氮化硅段76。氮化硅段76可以被称为第三氮化硅段。在一些实施例中，第一级14的材料18可以被称为第一氮化硅，并且材料74可以被称为第二氮化硅，其代替了一些第一氮化硅。
氮化硅段74可以利用任何合适的处理形成。例如，开口24可以至少部分地用氮化硅填充，然后可以利用适当的蚀刻来去除过量的氮化硅以在间隙72内保留段74。
氮化硅段76沿着第一级14，并且与第一材料18(在一些实施例中可以是氮化硅)相邻。在所示的实施例中，氮氧化硅58在氮化硅段76和第一材料18之间。在其他实施例中，可以省略氮氧化硅58。
参考图18，沿着开口24的外周缘形成隧穿材料78、80和82。
隧穿材料可以用作电荷载流子在编程操作、擦除操作等操作期间隧穿或以其他方式穿过的材料。在某些情况下，一或多种隧穿材料可以被称为栅极电介质材料，或简称为电介质材料。在例示的实施例中，利用了三种隧穿材料。在其他实施例中，可以有少于三种的隧穿材料；又在其他实施例中，可以有三种以上的隧穿材料。在一些实施例中，隧穿材料78、80和82可以经带隙工程化以具有期望的电荷隧穿特性。隧穿材料80在成分上不同于材料78和82。在一些实施例中，材料78和82可以在成分上彼此不同，并且在其他实施例中可以在成分上彼此相同。在例示的实施例中，氮氧化硅66可以对应于附加的隧穿材料。在一些实施例中，可以省略隧穿材料78、80和82中的一或多种；并且替代地，此类隧穿材料的功能利用氮氧化硅66涵盖。
在一些示例性实施例中，隧穿材料80可以包含氮化硅，并且隧穿材料78和82可以包含二氧化硅。在一些示例性实施例中，隧穿材料66和78可以分别包含氮氧化硅和二氧化硅；隧穿材料80可以包含氮化硅，隧穿材料82可以包含二氧化硅。
在一些实施例中，隧穿材料78、80和82可以分别被称为第一、第二和第三隧穿材料。
沟道材料84形成在开口24内并沿着隧穿材料78、80和82。在例示的实施例中，沟道材料84直接抵靠隧穿材料82。沟道材料84可以包含任何合适的适当掺杂的半导体材料；并且在一些实施例中可以包含硅、锗、iii/v半导体材料(例如，磷化镓)等中的一或多种。
在例示的实施例中，沟道材料84衬在开口24的周缘，并且绝缘材料86填充开口24的剩余内部区域。绝缘材料86可以包含任何合适的成分或成分的组合，例如二氧化硅。沟道材料84的例示构造可以被认为是空心沟道构造，因为在沟道构造中绝缘材料86被设置在“空心”内。在其他实施例中，沟道材料可以被配置为实心柱。
沟道材料84沿着开口24的周缘垂直地延伸；或者换句话说，垂直地延伸穿过堆叠12。
参考图19，穿过堆叠12形成了第二开口88。第二开口88延伸穿过第一材料18和第二材料20的部分。
图19a示出了所例示结构10的区域的顶部级16的一部分的俯视图，并且例示了示例性构造，其中第二开口88被构造为狭缝(即，沟槽)。
参考图20，第二级16的材料20(图19)被去除以沿着第二级16形成腔90。在一些实施例中，材料20包含二氧化硅，并且其通过缓冲氧化物蚀刻去除。
参考图21，在开口88和腔90内提供导电材料92和94。导电材料92和94可以包含任何合适的导电成分，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、包含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。在一些实施例中，导电材料92可以包含氮化钛、基本上由氮化钛组成或由氮化钛组成；并且导电材料94可以包含钨、基本上由钨组成或由钨组成。
参考图22，从开口88的中心区域内去除导电材料92和94，同时在腔90内保留导电材料92和94。
保留在腔90内的导电材料92和94一起形成导电区域96。尽管例示的导电区域包含两种导电材料，但是在其他实施例中，类似的导电区域可以仅包含一种导电材料，或者可以包含多于两种的导电材料。
导电区域96中靠近电荷阻挡区域48的部分可以对应于导电栅极98，并且导电区域96中离电荷阻挡区域48更远的部分可以对应于字线160。字线沿着级16，并且相应地在一些实施例中，级16可以被称为字线级。可以认为这种字线级与图22的堆叠12内的绝缘级14交替。
在一些实施例中，可以认为导电区域96包含第一端部161和与第一端部呈相对关系的第二端部163。第一端部161由栅极98构成，并且可以被称为栅极端；而第二端部163由字线160构成，并且可以称为字线端。
参考图23，通过适当的蚀刻去除了第一材料18(图22)、氮氧化硅58(图22)和材料74(图22)以保留空隙162。在一些实施例中，材料18和74包含氮化硅、基本上由氮化硅组成或由氮化硅组成，并且用于去除此类材料的蚀刻包含磷酸作为主要蚀刻剂。磷酸将比氮化硅材料更慢地蚀刻穿过氮氧化硅58；但是能够蚀刻穿过氮氧化硅，特别是如果氮氧化硅58的厚度小于
当利用基于磷酸的蚀刻来去除氮化硅时可能产生的副产物是低密度二氧化硅164。如本文和随后的权利要求书中所使用的术语“低密度二氧化硅”是指当在室温下利用在水中以1:50稀释的氢氟酸时具有至少
一些实施例有利地利用低密度二氧化硅164来密封空隙162，这在图23中示意性地进行了例示说明。作为对氮化硅蚀刻的副产物而产生的低密度二氧化硅164包裹在导电区域96的字线端163周围。低密度二氧化硅164可以被认为是被配置为围绕导电区域96的端部163延伸的绝缘衬里区域166。在图23的实施例中，绝缘衬里区域166彼此合并以夹断空隙162的端部(或者换句话说，彼此接合以密封空隙的端部)。
在图23的实施例中，绝缘衬里166并未完全填充开口88。因此，如图24所示，开口88的剩余部分填充有附加的绝缘材料168。绝缘材料168可以包含任何合适的成分。在一些实施例中，绝缘材料168可以包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成；但是将具有比低密度二氧化硅164更高的密度。例如，在一些实施例中，当在室温下利用在水中以1:50稀释的氢氟酸时，绝缘材料168的蚀刻速率可小于约
图23的实施例示出，低密度绝缘材料164形成绝缘区域166，它们彼此合并以密封空隙162。在其他实施例中，至少一些绝缘区域可以不彼此合并；因此，敞开的孔口170可以保留在空隙的端部处(即，可以延伸到空隙中)如图25所示。然而，用于填充开口88的绝缘材料168也可以密封孔口170，如图26所示。
图24和26的组件10包含存储器单元的示例性布置，并且在一些实施例中，可以对应于存储器阵列(例如，nand存储器阵列)的示例性配置。具体地，可以将导电栅极98与电介质阻隔材料38、电荷阻挡区域48、电荷存储区域70、隧穿材料66、78、80和82以及沟道材料84一起结合到存储器单元180a、180b和180c中。在一些实施例中，这种存储器单元可以是nand存储器单元。所例示的存储器单元彼此垂直堆叠在另一个顶部，并且可以是nand串的一部分。存储器单元180a、180b和180c彼此基本上相同(术语“基本上相同”是指在合理的制造和测量公差内相同)，并且在一些实施例中可以分别被称为第一存储器单元、第二存储器单元和第三存储器单元。存储器单元180a，180b和180c可以被认为是表示可以在存储器阵列上制造的大量基本上相同的存储器单元；例如，类似于以上参考图1至4所描述的那些的nand存储器阵列。
在操作中，电荷存储区域70可以被配置为将信息存储在存储器单元180a、180b和180c中。存储在各个存储器单元(例如180a)中的信息的值(其中术语“值”表示一位或多位)可以基于电荷存储区域中存储的电荷量(例如电子数)。可以至少部分地基于施加到相关联的栅极98的电压值和/或基于施加到相关联的沟道材料84的电压值来控制(例如，增加或减少)各个电荷存储区域70内的电荷量。
隧穿材料66、78、80和82一起形成存储器单元180a、180b和180c的隧穿区域184。此类隧穿区域可以被配置为允许电荷(例如电子)在电荷存储区域70和沟道材料84之间进行期望的隧穿(例如传输)。隧穿区域184可以被配置(即，工程化)以实现选定的准则，例如但不限于等效氧化层厚度(eot)。eot根据代表性的物理厚度来量化隧穿区域的电特性(例如，电容)。例如，eot可以被定义为理论二氧化硅层的厚度，其为在忽略漏电流和可靠性考虑的情况下具有与给定电介质(例如，隧穿区域184)相同的电容密度所需要的厚度。
电荷阻挡区域48与电荷存储区域70相邻，并且可以提供阻挡电荷从电荷存储区域70流向相关联的栅极98的机制。电介质阻隔材料38设置在电荷阻挡区域48和相关联的栅极98之间，并且可以用于抑制电子从栅极98向电荷存储区域70的反向隧穿。在一些实施例中，可以认为电介质阻隔材料38在存储器单元180a、180b和180c内形成电介质阻隔区域。
在一些实施例中，沟道材料84可以被认为是被配置为传导电流的沟道。沟道包括结合到第一存储器单元180a中的第一沟道部分190、结合到第二存储器单元180b中的第二沟道部分192和结合到第三存储器单元180c中的第三沟道部分194。
结合到存储器单元180a中的栅极98可以被称为第一栅极，结合到第二存储器单元180b中的栅极98可以被称为第二栅极，并且结合到第三存储器单元180c中的栅极98可以被称为第三栅极。
存储器单元内的电荷阻挡区域48和电荷存储区域70可以一起被认为是存储器单元结构196。第一存储器单元180a内的存储器单元结构196可以被称为第一存储器单元结构，第二存储器单元180b内的存储器单元结构196可以被称为第二存储器单元结构，并且第三存储器单元180c内的存储器单元结构196可以被称为第三存储器单元结构。电介质阻隔材料38在第一、第二和第三存储器单元180a、180b和180c内形成电介质阻隔区域。在一些实施例中，这种电介质阻隔区域可以被认为是存储器单元结构196的一部分，并且在其他实施例中可以被认为是与存储器单元结构196相分离的。第一存储器单元180a内的电介质阻隔区域可以被称为第一电介质阻隔区域，第二存储器单元180b内的电介质阻隔区域可以被称为第二电介质阻隔区域，并且第三存储器单元180c内的电介质阻隔区域可以被称为第三电介质阻隔区域。
存储器单元结构196内的电荷阻挡区域48在电荷存储区域70和栅极98之间。在图24和26所例示的实施例中，可以认为电荷阻挡区域48内的氮氧化硅54具有两个相对的侧面193和195。在所示实施例中，电荷阻挡区域48的二氧化硅52沿着相对的一个侧面(侧面193)，而另一个相对的侧面(侧面195)直接与电介质阻隔材料38相邻。
第一存储器单元180a的栅极98与第二存储器单元180b的栅极98垂直地隔开。空隙162中的一个垂直地在第一存储器单元180a和第二存储器单元180b的垂直隔开的栅极98之间；并且所述空隙在图24和26中被标记为162a，以使得所述空隙能够与其他空隙进行区分。
空隙162a在存储器单元180a和180b的垂直相邻的栅极之间具有区域187，并且在存储器单元180a和180b的垂直相邻的存储器单元结构196之间具有另一区域189。其他空隙162具有类似的区域187和189。因此，空隙162可以在垂直相邻的存储器单元结构196之间提供电隔离，并且还可以在垂直相邻的导电栅极98之间提供电隔离。在图24和26所示的实施例中，栅极98的导电区域96的至少一部分通过低密度二氧化硅164与空隙162隔开，并且电荷存储区域70通过对应于氮氧化硅66的区域的衬里199与空隙隔开。电介质阻隔材料38直接抵靠空隙162。
在一些实施例中，可以认为图24和26的堆叠12包含交替的绝缘级14和字线级16。沟道材料84沿着堆叠12垂直地延伸，并且栅极98沿着字线级并且通过隧穿材料(66、76、80和82)、存储器单元结构196和电介质阻隔材料38与沟道材料隔开。
电荷存储区域(即，电荷存储结构)70通过沿着绝缘级14的空隙162的居间区域而彼此垂直地隔开。电荷存储区域70彼此垂直隔开可以减轻或防止在公共nand串内的相邻电荷存储区域之间的电荷泄漏；并且可以减轻电荷存储区域与其他部件(例如，相邻的电荷存储区域、控制栅极、沟道、隧道氧化物等)的耦合。相对于具有沿着nand串的所有存储器单元延伸的连续电荷存储结构的常规nand配置，此类配置可以实现实质性的改进。示例性改进可以包括以下一或多项：改进的耐用性、改进的读/写预算、改进的快速充电增益、改进的快速充电损耗、减少的单元间电容耦合等。
以上所讨论的组件和结构可以在集成电路内使用(术语“集成电路”是指由半导体衬底支撑的电子电路)；并且可以结合到电子系统中。此类电子系统可以用于例如存储器模块、设备驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包括多层、多芯片模块。电子系统可以是以下范围广泛的系统中的任一种，例如相机、无线设备、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、移动电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文所述的各种材料、物质、组合物等可以利用现在已知或尚待开发的任何合适的方法形成，包括例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
术语“电介质”和“绝缘”可以用来描述具有绝缘电特性的材料。这些术语在本公开中被认为是同义的。在一些情况下利用术语“电介质”以及在其他情况下利用术语“绝缘”(或“电绝缘”)可以用以在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用以指示任何显著的化学或电差异。
附图中各个实施例的特定取向仅用于说明的目的，并且在一些应用中，实施例可以相对于所示取向进行旋转。本文提供的描述以及所附的权利要求涉及在各种特征之间具有所描述的关系的任何结构，而无关乎所述结构是按照附图的特定取向，还是相对于此取向进行了旋转。
为了简化附图，除非另外指出，否则附图的横截面图仅显示横截面平面内的特征，且没有显示横截面平面后面的材料。
当某结构被称为“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，其可以直接在另一结构上，或者也可以存在中间结构。相比之下，当某结构被称为“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，则不存在中间结构。
结构(例如，层、材料等)可以被称为“垂直地延伸”，以表明所述结构通常从下面的基底(例如，衬底)向上延伸。垂直地延伸的结构可以相对于基底的上表面基本正交地延伸，也可以不正交地延伸。
一些实施例包括一种存储器阵列，其具有交替的绝缘级和字线级的垂直堆叠。沟道材料沿着堆叠垂直延伸。导电段沿着字线级。导电段中的各个导电段沿着横截面具有彼此呈相对关系的第一端部和第二端部。导电段包括栅极和与栅极相邻的字线。字线包围第二端部，并且栅极包围第一端部。存储器单元结构沿字线级，并且位于栅极和沟道材料之间。存储器单元结构包括电荷存储区域和电荷阻挡区域。电荷阻挡区域在电荷存储区域和栅极之间。空隙沿着绝缘级并且在垂直相邻的存储器单元结构之间。绝缘衬里区域沿着字线级并且围绕导电段的第二端部延伸。绝缘衬里区域包含低密度二氧化硅。
一些实施例包括一种具有用于传导电流的沟道的组件。沟道包括第一沟道部分和在第一沟道部分下方的第二沟道部分。第一存储器单元结构位于第一栅极和第一沟道部分之间。第一存储器单元结构包括第一电荷存储区域和第一电荷阻挡区域。第一电荷阻挡区域位于第一电荷存储区域和第一栅极之间。第一电荷阻挡区域包含氮氧化硅，并且第一电荷存储区域包含氮化硅。第二存储器单元结构在第一存储器单元结构下方，并且位于第二栅极和第二沟道部分之间。第二存储器单元结构包括第二电荷存储区域和第二电荷阻挡区域。第二电荷阻挡区域位于第二电荷存储区域和第二栅极之间。第二电荷阻挡区域包含氮氧化硅，并且第二电荷存储区域包含氮化硅。空隙位于第一和第二栅极之间以及第一和第二存储器单元结构之间。第一栅极包含在空隙上方并且通过低密度二氧化硅与空隙隔开的导电材料。第二栅极包含在空隙下方并且通过低密度二氧化硅与空隙隔开的导电材料。第一衬里位于第一电荷存储区域的氮化硅和空隙之间。第二衬里位于第一电荷存储区域的氮化硅和空隙之间。
一些实施例包括一种形成组件的方法。通过交替的第一级和第二级的堆叠形成第一开口。第一级包含氮化硅，而第二级包含二氧化硅。第二级中的一些二氧化硅被存储器单元结构代替，同时保留了第二级中二氧化硅的剩余部分。存储器单元结构包括与电荷阻挡区域相邻的电荷存储区域。在第一开口内形成垂直延伸的隧穿材料。隧穿材料沿着存储器单元结构的电荷存储区域延伸。在第一开口内并邻近隧穿材料形成沟道材料。穿过堆叠形成第二开口。第二开口延伸穿过第二级中二氧化硅的剩余部分，并且延伸穿过第一级的氮化硅。去除第二级中二氧化硅的剩余部分以沿着第二开口形成腔。在腔内形成导电区域。去除第一级的氮化硅以在导电区域之间形成空隙。
一些实施例包括一种形成组件的方法。通过交替的第一级和第二级的堆叠形成第一开口。第一级包含第一材料，而第二级包含第二材料。第一级的第一材料沿着第一开口凹陷以形成第一间隙。第一间隙垂直地在第二级的段之间。在第一间隙内形成间隔结构。第二级的第二材料沿着第一开口凹陷以形成第二间隙，并沿着第二间隙保留第二材料的剩余部分。第二间隙垂直地在间隔结构的段之间。各个第二间隙各自具有上周缘表面、下周缘表面和内周缘表面。形成电介质阻隔材料的衬里以沿着每个第二间隙的上周缘表面、内周缘表面和下周缘表面延伸，并且使第二间隙变窄。在变窄的第二间隙内并沿着第二级形成第一氮化硅段。垂直相邻的第一氮化硅段通过包括间隔结构的居间区域而彼此垂直地隔开。利用氧化条件来氧化氮化硅段并氧化间隔结构。氧化的氮化硅段为电荷阻挡区域。氧化的间隔结构为凸缘。第三间隙垂直地在凸缘之间。在第三间隙内并沿着电荷阻挡区域形成第二氮化硅段。氧化第二氮化硅段的边缘。氧化的边缘包括沿着第一开口的边缘，并且包括沿着凸缘的边缘。氮化硅段中未被氧化的剩余区域为电荷俘获区域。去除凸缘以保留第四间隙。第四间隙垂直地在电荷俘获区域之间。在第四间隙内形成第三氮化硅段。第三氮化硅段沿着第一级并且与第一材料的剩余部分相邻。在第一开口内形成垂直延伸的隧穿材料。隧穿材料沿着第三氮化硅段的边缘并沿着电荷俘获区域延伸。在第一开口内并邻近隧穿材料形成沟道材料。穿过堆叠形成第二开口。第二开口延伸穿过第一材料的剩余部分，并且穿过第二材料的剩余部分。去除第二级中第二材料的剩余部分以沿着第二级形成腔。在腔内形成导电区域。去除第一级中第一材料的剩余部分和第三氮化硅段以沿着第二开口形成空隙。
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