半导体封装及其制造方法与流程

本发明涉及半导体封装领域，具体地，涉及一种半导体封装及其制造方法,尤其涉及一种能过减少半导体封装的电磁干扰现象的半导体封装及其制造方法。
背景技术：
：近年来，由于工艺技术的微型化和功能的多样化，半导体元件的芯片尺寸减小，输入/输出端数量增加，使得电极焊盘的间距变得需要更加精细，并且随着各种功能的融合速度加快，将多个元件集成到一个封装中的系统级的封装技术正在兴起。但是，随着电子零件工作速度的提高和功能的多样化，系统级封装技术可能会在电子零件之间产生电磁干扰((electromagneticinterference，emi)，为了对其进行改善，还需要一个单独的工艺。对于上述存在的问题，在过去，印刷电路板(printedcircuitboard，pcb)和连接器上通过采用emi屏蔽工艺来解决上述存在的问题，但与在单个封装上进行emi屏蔽相比，屏蔽性能较差。此外，随着整个系统规模的增大，直接将emi屏蔽技术应用于核心芯片的趋势也越来越明显。在将emi屏蔽工艺直接应用于核心芯片的扇出封装的情况下，半导体芯片通过粘合剂粘附到印刷电路板(pcb)基板上，通过引线键合与印刷电路板(pcb)基板电连接，半导体芯片和引线键合通过电磁兼容性(electromagneticcompatibility，emc)成型被保护，并具有封装的正面和侧面形成emi屏蔽膜的结构。然而，当沉积用于emi屏蔽的材料时，传统的扇出封装在封装的侧表面上具有较差的台阶覆盖(stepcoverage)，因此，屏蔽膜和在半导体芯片下的互连层之间的接触面积减小或屏蔽膜打开，导致emi屏蔽性能显著降低。此外，由于使用了引线键合和印刷电路板(pcb)基板，导致最终封装厚度增加，并且由于增加了引线的电路长度，存在电气性能降低的缺点。韩国注册专利第10-0877551号(2009.01.07公告)技术实现要素：针对现有技术中的缺陷，本发明的目的是提供一种半导体封装及其制造方法。根据本发明提供的一种半导体封装，所述半导体封装，包括：绝缘层和互连层的第一互连部分；配置在所述第一互连部分上并通过焊盘电连接到所述互连层的第一半导体芯片；配置在所述第一互连部分上的框架机构，其内部具有配置所述第一半导体芯片的第一容纳部分；以及配置为覆盖所述第一半导体芯片和所述第一容纳部分的侧面，且具有暴露于外部的暴露部分的第一emi屏蔽部分；所述绝缘层包括第一绝缘层、第二绝缘层。优选地，所述框架机构包括：设置在所述第一互连部分上，内部具有配置第一半导体芯片的第一容纳部分且由金属框架构成的第一框架；以及设置在所述第一框架上，覆盖所述第一框架，内部具有配置所述第一半导体芯片的第二容纳部分且由绝缘框架构成的第二框架。优选地，所述第一互连部分包括：连接到所述第一半导体芯片的焊盘的第一再分布层；设置在所述第一半导体芯片和所述第一再分布层之间的第一绝缘层；以及设置在所述第一再分布层的下方的第二绝缘层，其中所述第一框架通过形成在所述第一绝缘层的第一开口部分连接到所述第一再分布层。优选地，所述第一emi屏蔽部分，可以通过形成在所述第一绝缘层的第二开口部分连接到所述第一再分布层。优选地，所述第一半导体封装还包括形成在所述第一emi屏蔽部分上以密封所述第一半导体芯片的封装材料。优选地，所述第一半导体封装，还包括电连接到所述第一再分布层的第一外部连接端子。优选地，所述第二半导体封装还包括：由所述第二半导体芯片的侧面和所述第二emi屏蔽部分分隔形成的空间部分；以及具有容纳部分的绝缘框架，所述容纳部分内部配置有所述第二半导体芯片、所述第二emi屏蔽部分和所述空间部分。优选地，所述第二互连部分包括：连接到所述第二半导体芯片的焊盘的第二再分布层；设置在所述第二半导体芯片和所述第二再分布层之间的第三绝缘层，所述第三绝缘层具有沿着所述第二半导体芯片的侧表面的周围方向延伸形成并可插入到所述空间部分的突出部分；以及设置在所述第二再分布层的下方的第四绝缘层。优选地，所述第二emi屏蔽部分通过所述第三绝缘层形成的第三开口部分连接到所述第二再分布层。优选地，所述第二半导体封装还包括设置在所述第二半导体芯片和所述第二emi屏蔽部分之间的粘合层。优选地，所述第二半导体封装还包括在所述第二emi屏蔽部分和所述绝缘框架之间提供的底漆部分。优选地，所述第二半导体封装还包括电连接到所述第二再分布层的第二外部连接端子。本发明还提供了一种半导体封装的制造方法，包括：在载体基板上形成框架机构的步骤，即形成框架机构的步骤；在所述框架机构的容纳部分中配置包括焊盘的第一半导体芯片的步骤；所述容纳部分包括第一容纳部分、第二容纳部分；形成覆盖所述第一半导体芯片和所述容纳部分的侧面的第一emi屏蔽部分的步骤；形成包括连接到所述焊盘的互连层和第一绝缘层的第一互连部分的步骤，其中形成框架机构的步骤包括：形成第一框架的步骤，所述第一框架连接到所述第一互连部分，内部具有配置所述第一半导体芯片的第一容纳部分，并由金属框架构成；形成第二框架的步骤，所述第二框架设置在所述第一框架上并将其覆盖，内部具有配置所述第一半导体芯片的第二容纳部分，并由绝缘框架构成。优选地，所述方法还包括在所述第一emi屏蔽部分上形成密封所述第一半导体芯片的封装材料的步骤。优选地，所述方法还包括形成电连接到所述第一再分布层的第一外部连接端子的步骤。本发明还提供了一种半导体封装的制造方法，所在载体基板上形成配置有第二容纳部分的绝缘框架的步骤；在所述绝缘框架上形成第二emi屏蔽部分的步骤；在所述容纳部分及所述第二emi屏蔽部分中配置包括焊盘的第二半导体芯片的步骤；形成包括连接到所述焊盘的互连层和绝缘层的互连部分的步骤，所述绝缘层包括第三绝缘层、第四绝缘层；其中配置所述第二半导体芯片的步骤包括：形成由所述第二半导体芯片的侧面和所述第二emi屏蔽部分分隔的空间部分的步骤，形成所述第二互连部分的步骤包括：形成第三绝缘层的步骤，所述第三绝缘层可使所述焊盘暴露在配置所述焊盘的所述第二半导体芯片的一侧，并具有可插入到所述空间部分的突出部分；在所述第三绝缘层上形成与所述焊盘连接的第二再分布层的步骤；在所述第二再分布层上形成暴露所述第二再分布层的一部分的第四绝缘层的步骤。优选地，形成所述第二绝缘层的步骤，包括形成第二开口部分以暴露所述第二emi屏蔽部分的步骤，其中所述第二emi屏蔽部分，通过所述第二开口部分连接到所述第二再分布层。优选地，还包括：在所述第二半导体芯片和所述第二emi屏蔽部分之间形成粘合层的步骤。优选地，还包括在所述第二emi屏蔽部分和所述绝缘框架之间形成底漆部分的步骤。优选地，还包括形成电连接到所述再分布层的外部连接端子的步骤。与现有技术相比，本发明具有如下的有益效果：1、本发明提供的半导体封装及其制造方法，在半导体封装内配置有屏蔽电磁干扰(electromagneticinterference，emi)的emi屏蔽部分，可防止由于emi屏蔽部分的脱落或破损而使emi屏蔽部分的性能降低的现象。2、本发明提供的半导体封装及其制造方法，在由第一框架和第二框架构成的框架内配置半导体芯片，因此可以防止半导体芯片破损的同时可以缩减半导体封装的体积。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：图1为本发明的一个实施例的半导体封装的截面图。图2至15是用于说明制造图1中所示的半导体封装的方法的截面图。图16是示出根据本发明的另一实施例的半导体封装的截面图。图17至27是用于说明制造图16中所示的半导体封装的方法的截面图。下表为说明书附图中的各个附图标记的含义：第一半导体封装100第三表面143第一半导体芯片110第四表面144第一互连部分120封装材料150第一绝缘层121第一外部连接端子160第一开口部分1211第二半导体封装200第二开口部分1212第二半导体芯片210第一再分布层122第二互连部分220第二绝缘层123第三绝缘层221框架机构130第二再分布层222第一框架131突出部分2211第一容纳部分1311第三开口部分2212第二框架132第四绝缘层223第二容纳部分1321第二emi屏蔽部分230粘合层134第五表面231载体基板135第六表面232工艺载体基板136第七表面233第一emi屏蔽部分140底漆部分240第一表面141绝缘框架250第二表面142第二外部连接端子260具体实施方式下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。本发明提供了一种半导体封装，所述半导体封装100，包括：绝缘层和互连层的互连部分；配置在所述第一互连部分120上并通过焊盘电连接到所述互连层的半导体芯片；配置在所述第一互连部分120上的框架机构130，其内部具有配置所述第一半导体芯片110的第一容纳部分1311；以及配置为覆盖所述第一半导体芯片110和所述第一容纳部分1311的侧面，且具有暴露于外部的暴露部分的第一emi屏蔽部分140。所述框架机构130包括：设置在所述第一互连部分120上，内部具有配置第一半导体芯片110的第一容纳部分1311且由金属框架构成的第一框架131；以及设置在所述第一框架131上，覆盖所述第一框架131，内部具有配置所述第一半导体芯片110的第二容纳部分1321且由绝缘框架构成的第二框架132。所述第一互连部分120包括：连接到所述第一半导体芯片110的焊盘的第一再分布层122；设置在所述第一半导体芯片110和所述第一再分布层122之间的第一绝缘层121；以及设置在所述第一再分布层122的下方的第二绝缘层123，其中，所述第一框架131通过形成在所述第一绝缘层121的第一开口部分1211连接到所述第一再分布层122。所述第一emi屏蔽部分140，可以通过形成在所述第一绝缘层121的第二开口部分1212连接到所述第一再分布层122。所述第一半导体封装100还包括形成在所述第一emi屏蔽部分140上以密封所述第一半导体芯片110的封装材料150。所述第一半导体封装100，还包括电连接到所述第一再分布层122的第一外部连接端子160。本发明提供的半导体封装的第二种实施例：所述第二半导体封装200还包括：由所述第二半导体芯片210的侧面和所述第二emi屏蔽部分230分隔形成的空间部分；以及具有容纳部分的绝缘框架250，所述容纳部分内部配置有所述第二半导体芯片210、所述第二emi屏蔽部分230和所述空间部分。所述第二互连部分220包括：连接到所述第二半导体芯片210的焊盘的第二再分布层222；设置在所述第二半导体芯片210和所述第二再分布层222之间的第三绝缘层221，所述第三绝缘层221具有沿着所述第二半导体芯片210的侧表面的周围方向延伸形成并可插入到所述空间部分的突出部分2211；以及设置在所述第二再分布层222的下方的第四绝缘层223。所述第二emi屏蔽部分230通过所述第三绝缘层221形成的第三开口部分2212连接到所述第二再分布层222。所述第二半导体封装200还包括设置在所述第二半导体芯片210和所述第二emi屏蔽部分230之间的粘合层134。所述第二半导体封装200还包括在所述第二emi屏蔽部分230和所述绝缘框架250之间提供的底漆部分240。所述第二半导体封装200还包括电连接到所述第二再分布层222的第二外部连接端子260。本发明还提供了一种半导体封装的制造方法，包括：在载体基板上形成框架机构的步骤，即形成框架机构的步骤；在所述框架机构的容纳部分中配置包括焊盘的第一半导体芯片的步骤形成覆盖所述第一半导体芯片和所述容纳部分的侧面的第一emi屏蔽部分的步骤；形成包括连接到所述焊盘的互连层和第一绝缘层的第一互连部分的步骤，其中形成框架机构的步骤包括：形成第一框架的步骤，所述第一框架131连接到所述第一互连部分120，内部具有配置所述第一半导体芯片110的第一容纳部分1311，并由金属框架构成；形成第二框架的步骤，所述第二框架132设置在所述第一框架131上并将其覆盖，内部具有配置所述第一半导体芯片110的第二容纳部分1321，并由绝缘框架构成。本发明提供的半导体制造方法，还包括在所述第一emi屏蔽部分140上形成密封所述第一半导体芯片110的封装材料250的步骤。本发明提供的半导体制造方法，还包括形成电连接到所述第一再分布层122的第一外部连接端子160的步骤。本发明还提供了一种半导体封装的制造方法，所在载体基板上形成配置有第二容纳部分的绝缘框架的步骤；在所述绝缘框架上形成第二emi屏蔽部分的步骤；在所述容纳部分及所述第二emi屏蔽部分中配置包括焊盘的第二半导体芯片的步骤；形成包括连接到所述焊盘的互连层和绝缘层的互连部分的步骤，其中配置所述第二半导体芯片的步骤包括：形成由所述第二半导体芯片的侧面和所述第二emi屏蔽部分分隔的空间部分的步骤，形成所述第二互连部分的步骤包括：形成第三绝缘层的步骤，所述第三绝缘层可使所述焊盘暴露在配置所述焊盘的所述第二半导体芯片的一侧，并具有可插入到所述空间部分的突出部分2211；在所述第三绝缘层221上形成与所述焊盘连接的第二再分布层222的步骤；在所述第二再分布层222上形成暴露所述第二再分布层222的一部分的第四绝缘层223的步骤。本发明提供的半导体制造方法，形成所述第二绝缘层的步骤，包括形成第二开口部分以暴露所述第二emi屏蔽部分的步骤，其中所述第二emi屏蔽部分230，通过所述第二开口部分2212连接到所述第二再分布层222。本发明提供的半导体制造方法，还包括：在所述第二半导体芯片和所述第二emi屏蔽部分之间形成粘合层的步骤。本发明提供的半导体制造方法，还包括在所述第二emi屏蔽部分和所述绝缘框架之间形成底漆部分的步骤。本发明提供的半导体制造方法，还包括形成电连接到所述再分布层的外部连接端子的步骤。下面参照附图对本发明提供的半导体封装及其制造方法进行进一步说明：图1是示出根据本发明的实施例的第一半导体封装100的截面图。参照图1，根据本发明实施例的第一半导体封装100包括第一半导体芯片110、第一互连部分120，框架机构130，第一emi屏蔽部分140，封装材料150和第一外部连接端子160。第一半导体芯片110设置在第一互连部分120上并且通过焊盘111电连接或电子连接到第一互连部分120。第一半导体芯片110可以是集成电路(管芯或集成电路(integratedcircuit，ic))。第一半导体芯片110可以是存储器芯片或逻辑芯片。存储器芯片可以包括动态随机存储器(dram)、静态随机存储器(sram)、闪存(flash)、相变存储器(pram)、可变电阻式存储器(reram)、铁电存储器(feram)或磁存储器(mram)等。逻辑芯片可以是用于控制存储器芯片的控制器。第一半导体芯片110可以是能够感测外部刺激的各种类型的传感器芯片。例如，第一半导体芯片110可以使用图像传感器芯片、用于指纹识别的传感器芯片、用于热感测的传感器芯片或用于湿度感测的传感器芯片等。第一半导体芯片110可以是用于指纹识别的传感器芯片，并且这种包括第一半导体芯片110的本发明的第一半导体封装100可以用于传感器装置，特别是指纹传感器。第一半导体芯片110可以包括有源表面，该有源表面包含形成电路的有源区域；以及有源表面的相对面即无源表面。用于与外部交换信号的焊盘111可以形成在有源表面上。在这种情况下，焊盘111可以与第一半导体芯片110一体地形成，并且可以形成在与有源表面相同的平面上。第一半导体芯片110可以通过附接到第一半导体芯片110的一个表面的凸块而不是通过焊盘111与外部交换信号。附接到第一半导体芯片110的一个表面的凸块可以是铜柱凸块(copperpillarbump)或焊料凸块(solderbump)。第一互连部分120可以通过金属互连的重新分布工艺形成。例如，可以使用光刻胶(photoresist)工艺和电镀工艺在形成有焊盘111的半导体晶片的一个表面上，即有源表面上形成具有微细图案的金属互连。第一互连部分120可以重新布线第一半导体芯片110以形成回路。第一半导体芯片110通过第一互连部分120重新布线，可使第一半导体封装100具有扇出(fan-out)结构，可使第一半导体芯片110的输入输出端子小型化并且可以增加输入输出端子的数量。第一互连部分120可以包括第一绝缘层121、第一再分布层122和第二绝缘层123。第一绝缘层121、第一再分布层122和第二绝缘层123可以按顺序堆叠在第一半导体芯片110下方。第一绝缘层121可以设置在第一半导体芯片110和第一再分布层122之间。第一再分布层122可以设置在第一绝缘层121和第二绝缘层123之间。第二绝缘层123可以设置在第一再分布层122之下。第一绝缘层121、第一再分布层122和第二绝缘层123均可以设置为多个。包括第一绝缘层121、第一再分布层122和第二绝缘层123中的至少一个的层可以堆叠为多个层。第一再分布层122可以包括导电材料。第一再分布层122可以包括金属，并且可以包括铜(cu)、铝(al)或其合金。第一再分布层122可以连接到第一半导体芯片110的焊盘111和外部连接端子。第一再分布层122可以连接到第一半导体芯片110的焊盘111、后述的第一框架131和第一emi屏蔽部分140。可以通过金属图案化(metalpatterning)技术在第一绝缘层121上形成第一再分布层122。第一绝缘层121和第二绝缘层123可以包括有机或无机绝缘材料。第一绝缘层121和第二绝缘层123可以包括有机绝缘材料，诸如环氧树脂等，并且可以包括无机绝缘材料，诸如氧化硅(siox)、氮化硅(sinx)等。第一绝缘层121和第二绝缘层123可以通过介质涂层(dielectriccoating)形成。第一绝缘层121和第二绝缘层123可以使用各种方法形成，例如沉积、印刷或层压等。第一绝缘层121可以具有用于暴露第一框架131的第一开口部分1211(将在下面描述)，以及用于暴露第一emi屏蔽部分140的第二开口部分1212。框架机构130可以提供第一半导体封装100的整个框架，并且包括第一框架131和第二框架132。第一框架131设置在第一互连部分120上并具有第一容纳部分1311，使得第一半导体芯片110可以设置在其中。第一框架131可以与第一半导体芯片110间隔开，设置在第一互连部分120上，使得第一emi屏蔽部分140可以安装在第一框架131和第一半导体芯片110之间。当第一框架131与第一半导体芯片110间隔开，设置在第一互连部分120上时，第一容纳部分1311可以容纳第一半导体芯片110和第一emi屏蔽部分140。第一框架131可以通过第一绝缘层121上形成的第一开口部分1211连接到第一再分布层122。第一框架131可以经过第一emi屏蔽部分140并通过在第一绝缘层121上形成的第二开口部分1212连接到第一再分布层122。第一框架131可以通过第一emi屏蔽部分140的第三表面143和第四表面144(将在后面描述)连接到第一再分布层122。第一框架131可以通过在第一绝缘层121上形成的第一开口部分1211和第二开口部分1212连接到第一再分布层122，并且可以直接或间接连接到第一再分布层122。第一框架131直接连接到第一再分布层122时，第一框架131通过在第一绝缘层121形成的第一开口部分1211连接到第一再分布层122，第一框架131间接地连接到第一再分布层122时，第一框架131可以经过第一emi屏蔽部分140，通过在第一绝缘层121上形成的第二开口部分1212连接到第一再分布层122。第一框架131可以由金属框架形成，并且可以包括导电材料。第一框架131可以包含金属，并且可以包含铜(cu)、铝(al)或其合金。第一框架131可以用于发散第一半导体芯片110所产生的热量，并且可以由嵌入式接地平面(embeddedgroundplane，egp)形成。第一框架131的厚度可以小于第一半导体芯片110的厚度。第一框架131可以具有与第一半导体芯片110的厚度相同的厚度。第一框架131邻近第一半导体芯片110的侧表面设置，使得第一半导体封装100自身的刚性增加。也就是说，即使当外部冲击施加到第一半导体封装100时，由金属框架形成的第一框架131首先吸收和分散冲击以减少施加到第一半导体芯片110的冲击，从而提高第一半导体封装100的可靠性。第二框架132设置在第一框架131上。第二框架132设置在第一框架131上以覆盖第一框架131，并且具有第二容纳部分1321，用于在其内部配置第一半导体芯片110。第二框架132可以与第一半导体芯片110间隔开，设置在第一框架131上，使得第一emi屏蔽部分140设置在第二框架132和第一半导体芯片110之间。当第二框架132与第一半导体芯片110间隔开，设置在第一框架131上时，第二容纳部分1321可以容纳第一半导体芯片110和第一emi屏蔽部分140。第二框架132可以由绝缘框架形成，并且可以包括绝缘材料。第二框架132可以是环氧树脂模塑化合物(epoxymoldcompound，emc)框架，并且可以包括环氧树脂模塑化合物(epoxymoldcompound，emc)或密封材料(encapsulant)。第二框架132可以由各种类型的绝缘材料形成，可以包括硅(silicon)、玻璃(glass)、陶瓷(ceramic)、塑料(plastic)或聚合物(polymer)等。第二框架132可以具有与第一框架131相同的形状和厚度，或者以大于第一框架131的厚度形成。第二框架132可以具有与第一框架131相同的形状，但是具有不同的厚度。当第二框架132的厚度大于第一框架131的厚度时，可以使第一框架131的厚度最小化，并且可以在第一半导体封装100的制造中最小化使用具有高比重的金属。因此，可以减少第一半导体封装100的总重量。第二框架132的厚度可以大于第一半导体芯片110的厚度。第二框架132可以具有与第一半导体芯片110的厚度相同的厚度。第一框架131和第二框架132的厚度之和可以大于第一半导体芯片110的厚度。第一框架131和第二框架132的厚度之和可以等于第一半导体芯片110、第一emi屏蔽部分140和封装材料150的厚度之和。当第一框架131和第二框架132的厚度之和大于第一半导体芯片110的厚度或等于第一半导体芯片110、第一emi屏蔽部分140和封装材料150的厚度之和时，第二框架132可以与封装材料150一起形成第一半导体封装100的外观。可以省略第一框架131和第二框架132中的一个，或者同时省略第一框架131和第二框架132。第一emi屏蔽部分140可以覆盖第一半导体芯片110并且被设置为包裹设置在第一互连部分120上的第一半导体芯片110的外表面。第一emi屏蔽部分140可以被设置为同时包裹设置在第一互连部分120上的第一半导体芯片110的上表面和侧表面。第一emi屏蔽部分140可以被设置为覆盖第一框架131的侧表面。第一emi屏蔽部分140可以被设置为覆盖第二框架132的侧表面。第一emi屏蔽部分140可以被设置为同时覆盖第一框架131和第二框架132的侧表面。第一emi屏蔽部分140包括覆盖第一半导体芯片110的上表面的第一表面141、覆盖第一半导体芯片110的侧表面的第二表面142、与第一互连部分120接触的第三表面143、以及覆盖第一框架131和第二框架132的侧表面的第四表面144。第一表面141可以被设置为叠层在第一半导体芯片110上，第二表面142可以被设置为在第一表面141的端部沿着第一半导体芯片110的侧表面弯曲的形状，第三表面143可以被设置为在第二表面142的端部沿着第一互连部分120弯曲的形状，并且第四表面144可以被设置为在第三表面143的端部沿着第一框架131和第二框架132的侧表面弯曲的形状。第一emi屏蔽部分140可以连接到第一再分布层122，并且可以通过在第一绝缘层121上形成的第二开口部分1212连接到第一再分布层122。第一emi屏蔽部分140可以电连接或电子连接到第一再分布层122和第一框架131。第一emi屏蔽部分140，其第三表面143与第一再分布层122接触，可以电连接或电子连接到第一再分布层122。其第四表面144与第一框架131接触，可以电连接或电子连接到第一框架131。第一emi屏蔽部分140可以被设置为比第一半导体芯片110的厚度薄的薄膜，从而实现第一半导体封装100的减薄。第一emi屏蔽部分140可以是能够屏蔽电磁干扰(electromagneticinterference，emi)的屏蔽膜。第一emi屏蔽部分140可以包括导电材料，该导电材料包括从由金属和陶瓷组成的组中选择的至少一种。更详细地，第一emi屏蔽部分140可以包括从由铜(cu)、金(au)、银(ag)和钛(ti)组成的组中选择的至少一种。第一emi屏蔽部分140可以包括导电树脂。可以通过将铝、陶瓷或硅中的至少一种添加到碳基树脂中来形成导电树脂。另外，尽管示意图中显示第一emi屏蔽部分140以单层设置并密封第一半导体芯片110，但是第一emi屏蔽部分140可以由具有不同功能的两个或更多个材料的连续涂层形成。例如，可以先涂覆具有emi屏蔽功能的材料，然后在上面再涂覆高强度材料。封装材料150形成在第一emi屏蔽部分140上。封装材料150可以密封第一半导体芯片110，使得第一半导体芯片110、第一互连部分120和第一框架131与第二框架132一起被密封以彼此形成一体。封装材料150可以密封第一emi屏蔽部分140的一侧的整个表面，即第1至第4表面141、142、143和144。当封装材料150密封第一emi屏蔽部分140的第1至第4表面141、142、143和144时，可以吸收从第一半导体芯片110的上表面传递的冲击，从而保护第一半导体芯片110。封装材料150可以包括绝缘材料，并且可以包括环氧树脂模塑化合物(epoxymoldcompound，emc)或密封材料(encapsulant)。封装材料150可以以流体状态注入，然后在高温环境中固化。也就是说，可以包含向封装材料150加热和加压的过程，并且可以增加真空工艺以去除封装材料150中的气体等。随着封装材料150的固化，第一半导体芯片110、第一互连部分120、第一框架131、第二框架132和第一emi屏蔽部分140彼此成为一体，形成一个结构体。在密封封装材料150之后，第一半导体封装100可具有矩形横截面。第一emi屏蔽部分140可以暴露于封装材料150的外部。第一emi屏蔽部分140可以以矩形带，圆形带或多边形带的形式暴露于封装材料150的外部。暴露于封装材料150外部的第一emi屏蔽部分140可以以第一emi屏蔽部分140的第四表面144的端部形成，并且第四表面144的端部可以以矩形带、圆形带或多边形带的形式暴露于封装材料150的外部。暴露于封装材料150外部的第一emi屏蔽部分140的最小直径或整个第一emi屏蔽部分140的最小直径，可以是第一半导体芯片110的最大直径的0.1至5倍。连接到第一emi屏蔽部分140的单独的emi屏蔽膜、薄膜或片材可以形成在封装材料150和框架机构130的表面上。当第一emi屏蔽部分140采用导电模塑材料时，第一emi屏蔽部分140可以替代封装材料150执行封装材料150的功能。第一外部连接端子160设置在第一互连部分120下方并且电连接或电子连接到第一互连部分120。第一外部连接端子160可以电连接或电子连接到第一再分布层122从而连接到第一半导体芯片110。第一外部连接端子160可以通过单独的金属层如凸块等电连接或电子连接到第一再分布层122。第一外部连接端子160可以电连接或电子连接到第一半导体芯片110，使其可以与第一半导体芯片110进行电信号或电子信号的输入输出。第一外部连接端子160电连接或电子连接到第一互连部分120，并且可以用作将第一半导体封装100连接到外部电路或另一半导体封装的介质。例如，第一外部连接端子160其一侧可以连接到第一再分布层122或凸块金属层，而另一侧可以暴露到外部。尽管示意图示出了焊球(solderball)作为第一外部连接端子160的示例，但是外部连接端子可以被设置为焊料凸块(solderbump)或焊料之外的其他材料。第一外部连接端子160的表面经受表面处理，例如有机涂层或金属镀层等，以防止被氧化。有机涂层可以是有机焊料保护(organicsolderpreservation，osp)涂层，金属镀层可以是金(au)、镍(ni)、铅(pb)或银(ag)等镀层处理。在下文中，将描述根据本发明的实施例的制造半导体封装的方法。在以下描述中，与说明图1的第一半导体封装100的内容相同的部分将被简化或省略。图2至图15是示出制造图1所示的半导体封装的方法的截面图。参照图1至图15，根据本发明实施例的制造第一半导体封装100的方法包括在载体基板135上形成框架机构130的步骤，设置包括焊盘111的第一半导体芯片110的步骤，形成覆盖所述第一半导体芯片110并连接到第一再分布层122的第一emi屏蔽部分140的步骤，形成密封第一emi屏蔽部分140的封装材料150的步骤，研磨第一emi屏蔽部分140的步骤及在第一半导体芯片110上形成包括连接到焊盘111的第一再分布层122的第一互连部分120的步骤。图2至图4示出了用于形成框架机构130的步骤。如图2所示，第一框架131被设置在形成有粘合层134的载体基板135上。第一框架131可以被设置为具有第一容纳部分1311，以使第一半导体芯片110被设置在其内部。载体基板135是具有使第一半导体芯片110和第一框架131的下表面平整等辅助功能的基板，并且可以被设置为陶瓷基板、硅或氧化硅基板、玻璃基板等。载体基板135可以以晶片级(waferlevel)设置。载体基板135的形状和尺寸不受限制，并且可以根据半导体芯片的类型或半导体芯片的设计进行各种改变。参照图3，在形成第一框架131之后，形成用于覆盖第一框架131的第二框架132。第二框架132可包括绝缘材料，例如包括环氧树脂模塑化合物(epoxymoldcompound，emc)或密封材料(encapsulant)。环氧树脂模塑化合物被模制和加工后，可以以与第一框架131相同的形状形成在第一框架131上。参照图4，第一框架131和第二框架132堆叠形成的框架机构130与载体基板135分离。框架机构130可以形成为单独的独立部件或产品，并且制造第一半导体封装100时，可以使用预制框架机构130制造第一半导体封装100，从而不经过形成第一框架131和第二框架132的过程。第一框架131和第二框架132可以单独制造且作为独立的部件或产品提供。框架机构130可以通过将单独制造的第一框架131和第二框架132彼此附接来形成。可以通过将第一框架131附接到载体基板135，然后将第二框架132附接到第一框架131来提供框架机构130。参照图5和图6，在框架机构130被设置在形成有粘合层134的载体基板135上之后，放置第一半导体芯片110，使第一半导体芯片110被设置在第一容纳部分1311和第二容纳部分1321中。参照图7，形成连接到第一再分布层122并覆盖第一半导体芯片110的第一emi屏蔽部分140。第一emi屏蔽部分140可以覆盖第一框架131和第二框架132，并且设置为与第一框架131的侧表面及第二框架132的侧表面和上表面接触。也就是说，第一emi屏蔽部分140可以形成在配置有第一半导体芯片110并形成框架机构130的载体基板135的整个表面上。第一emi屏蔽部分140可以沿着容纳部分131a和132a的内表面形成。第一emi屏蔽部分140可以沿着第一半导体芯片110的上表面及侧表面，以及容纳部分131a和132a的内表面形成。容纳部分131a和132a的内表面可以包括第一容纳部分1311的底表面和侧表面以及第二容纳部分1321的侧表面。第一emi屏蔽部分140可以是能够屏蔽电磁干扰(electromagneticinterference，emi)的屏蔽膜，可以包括导电材料，该导电材料包括从由金属和陶瓷组成的组中选择的至少一种。第一emi屏蔽部分140可以包括从由铜(cu)、金(au)、银(ag)和钛(ti)组成的组中选择的至少一种。尽管示意图中显示第一emi屏蔽部分140以单层设置并密封第一半导体芯片110，但是第一emi屏蔽部分140可以由具有不同功能的两个或更多个材料的连续涂层形成。例如，可以先涂覆具有emi屏蔽功能的材料，然后在上面再涂覆高强度材料。参照图8，在形成第一emi屏蔽部分140之后，使用封装材料150进行密封。封装材料150可以包括绝缘材料，并且可以包括环氧树脂模塑化合物(epoxymoldcompound，emc)或密封材料(encapsulant)。封装材料150通过密封覆盖第一emi屏蔽部分140。因此，封装材料150保护第一emi屏蔽部分140而使其不暴露于外部，从而防止包括金属的第一emi屏蔽部分140被氧化并使第一半导体芯片110和框架机构130形成一体化。封装材料150可以模制或密封容纳部分131a和132a的内部。封装材料150可以模制或密封形成第一emi屏蔽部分140的容纳部分131a和132a的内部。参照图9，在密封封装材料150之后，移除封装材料150，使得第二框架132的上表面暴露于外部。可以通过研磨去除封装材料150，并且在去除封装材料150时，除了第一emi屏蔽部分140的第一表面141、第二表面142、第三表面143和第四表面144之外的剩余部分也一起被移除。在密封封装材料150之后，移除封装材料150，使得第二框架132的上表面暴露于外部时，可以利用封装材料150和第二框架132密封第一半导体封装100，并且第一半导体封装100的重量、厚度和体积可以根据被移除的封装材料150和第一emi屏蔽部分140的量而相应减少。也就是说，可以使用封装材料150和第二框架132来密封第一半导体封装100，并且在这种情况下，可以同时实现第一半导体封装100的密封和第一半导体封装100的减薄。参照图10，去除附着到通过封装材料150集成为一个结构的第一半导体芯片110上的载体基板135，并且将第一半导体芯片110的相对侧，即封装材料150与工艺载体基板136的粘合层134相对并粘合。由此，形成有焊盘111的表面，即第一半导体芯片110的有源表面可以向上暴露。工艺载体基板136可以以晶片级(waferlevel)或面板级(panellevel)提供。工艺载体基板136可以是刚性类(rigidtype)材料，并且可以使用如模制物质或聚酰亚胺带(polymidetape)等材料。粘合层134是用于使第一半导体芯片110紧密贴合的构造，并且可以根据制造工艺设置在工艺载体基板136的一侧或不设置。粘合层134可以使用双面粘合膜，其一个表面附着并固定到工艺载体基板136，另一个表面附着并固定到封装材料150。参照图11，第一绝缘层121形成在第一半导体芯片110的有源表面上，即形成有焊盘111的第一半导体芯片110的表面上。第一绝缘层121可被设置为通过在第一半导体芯片110的一个表面上涂覆绝缘材料并对绝缘材料进行图案化(patterning)工艺以形成用于暴露焊盘111的孔(hole)。绝缘材料可以使用光敏聚酰亚胺(pi,polyimide)或厚层聚酰亚胺(thickpi，polyimide)。可以通过使用聚酰亚胺(pi)形成薄膜形式的膜，然后通过曝光工艺等对膜进行图案化来形成第一绝缘层121。用于暴露第一框架131的第一开口部分1211和用于暴露第一emi屏蔽部分140的第二开口部分1212在进行第一绝缘层121的图案化工艺时一起形成。如图12所示，第一再分布层122形成在图案化的第一绝缘层121上。第一再分布层122连接到焊盘111。第一再分布层122通过第一开口部分1211连接到第一框架131并通过第二开口部分1212连接到第一emi屏蔽部分140。第一再分布层122通过在第一绝缘层121上涂覆金属材料，然后执行光刻胶(photoresist)处理等形成为金属图案。可以通过一般的电镀工艺涂覆第一再分布层122。第一再分布层122通过使用诸如无电解电镀、电解电镀、溅射或印刷等工艺，沉积或填充在焊盘111、第一绝缘层121、第一开口部分1211和第二开口部分1212上而形成。例如，第一再分布层122可以是通过在焊盘111和第一绝缘层121的表面以及第一开口部分1211和第二开口部分1212的内表面上执行图案化工艺而形成的金属涂层，并且可以包含铜、铜合金、铝或铝合金。更具体地，通过在焊盘111和第一绝缘层121的表面以及第一开口部分1211和第二开口部分1212的内表面上执行无电解电镀、电解电镀、溅射或印刷等工艺来形成种子层，并且使用掩模在种子层上形成抗蚀剂图案。随后，从抗蚀剂图案的开口区域供应电镀液以形成金属涂层，从而在焊盘111和第一绝缘层121的表面及第一开口部分1211和第二开口部分1212的内表面上形成第一再分布层122。然后，去除掩模，并通过蚀刻工艺去除种子层。同时，第一再分布层122可以包括多个互连部分层，并且可以在互连部分层之间另外设置绝缘层。此时，可以通过在绝缘层上执行上述图案化工艺来形成随后堆叠的互连部分。当第一半导体芯片110由第一再分布层122重新分布时，第一半导体封装100可以具有扇出结构。参照图13，在第一再分布层122上形成第二绝缘层123。通过在第一再分布层122上涂覆绝缘材料并通过图案化工艺形成用于暴露部分第一再分布层122的孔(hole)来形成第二绝缘层123。绝缘材料可由光敏聚酰亚胺(pi,polyimide)或厚层聚酰亚胺(thickpi，polyimide)形成。参照图14，第一外部连接端子160形成在连接到第一半导体芯片110的第一互连部分120上。第一外部连接端子160可以通过第二绝缘层123形成的孔连接到第一再分布层122，并且不限于此，可以通过单独的凸块金属层连接到第一再分布层122。第一外部连接端子160通过凸块金属层连接到第一再分布层122的情况下，凸块金属层可通过在第二绝缘层123上涂覆金属材料后通过执行光刻胶(photoresist)处理等过程形成金属图案而形成。第一外部连接端子160电连接或电子连接到第一互连部分120，并且可以用作将第一半导体封装100连接到外部电路或另一半导体封装的介质。例如，第一外部连接端子160其一侧可以连接到第一再分布层122，而另一侧可以暴露到外部。参照图15，在形成第一外部连接端子160之后，可以去除工艺载体基板136，同时，可以去除粘合层134，从而制造第一半导体封装100。此外，以晶片级(waferlevel)或面板级(panellevel)制造半导体封装从而使多个半导体封装一起被制造时，被切割并分离成单独的第一半导体封装100，以此制造出单个半导体封装作为最终产品。在下文中，将参照图16说明根据本发明另一实施例的第二半导体封装200。在以下说明中，将简化或省略与前一实施例中的第一半导体封装100的说明重复或类似的内容。图16是示出根据本发明的实施例的第二半导体封装200的截面图。参照图16，根据本发明另一实施例的第二半导体封装200包括第二半导体芯片210、第二互连部分220、第二emi屏蔽部分230、底漆部分240、绝缘框架250和第二外部连接端子260。第二半导体芯片210设置在第二互连部分220上，并且通过焊盘211电连接或电子连接到第二互连部分220。第二半导体芯片210可以是集成电路(管芯或集成电路(integratedcircuit，ic)。第二半导体芯片210可以是存储器芯片或逻辑芯片。存储器芯片可以包括动态随机存储器(dram)、静态随机存储器(sram)、闪存(flash)、相变存储器(pram)、可变电阻式存储器(reram)、铁电存储器(feram)或磁存储器(mram)等。逻辑芯片可以是用于控制存储器芯片的控制器。第二半导体芯片210可以包括有源表面，该有源表面包括形成电路的有源区域；以及有源表面的相对面即无源表面。用于与外部交换信号的焊盘211可以形成在有源表面上。在这种情况下，焊盘211可以与第二半导体芯片210一体地形成，并且可以形成在与有源表面相同的平面上。第二半导体芯片210可以通过附接到第二半导体芯片210的一个表面的凸块而不是通过焊盘211与外部交换信号。附接到第二半导体芯片210的一个表面的凸块可以是铜柱凸块(copperpillarbump)或焊料凸块(solderbump)。粘合层212可以设置在第二半导体芯片210的未形成电路的无源区域上，即与有源表面相对的无源表面。粘合层212被配置为使第二半导体芯片210与第二emi屏蔽部分230紧密贴合，并且还可以用于防止第二半导体芯片210脱离。粘合层212可以使用双面粘合膜，其一侧可以附接并固定到第二半导体芯片210，其另一侧可以附接并固定到第二emi屏蔽部分230。第二半导体芯片210可以设置在第二互连部分220上以与第二emi屏蔽部分230间隔开。第二半导体芯片210可以设置在第二互连部分220上以与第二emi屏蔽部分230间隔开以形成空间部分213，第二互连部分220的第三绝缘层221(将在下面描述)可插入到空间部分212并被牢固地固定。第二互连部分220可以通过金属互连的重新分布工艺形成。例如，可以使用光刻胶(photoresist)工艺和电镀工艺在形成有焊盘211的半导体晶片的一个表面，即有源表面上形成具有微细图案的金属互连。第二互连部分220可以重新布线第二半导体芯片210以形成电路。第二半导体芯片210通过第二互连部分220重新布线，可使第二半导体封装200具有扇出(fan-out)结构，可使第二半导体芯片210的输入输出端子小型化并且可以增加输入输出端子的数量。第二互连部分220可以包括第三绝缘层221、第二再分布层222和第四绝缘层223。第三绝缘层221、第二再分布层222和第四绝缘层223可以按顺序堆叠在第二半导体芯片210下方。第三绝缘层221可以设置在第二半导体芯片210和第二再分布层222之间。第二再分布层222可以设置在第三绝缘层221和第四绝缘层223之间。第四绝缘层223可以设置在第二再分布层222之下。第三绝缘层221设置在第二半导体芯片210下方，并且可以设置为包裹第二半导体芯片210的下表面和侧表面。第三绝缘层221可以以插入到第二半导体芯片210的空间部分213的形态设置在第二半导体芯片210下方。第三绝缘层221可以包括插入到第二半导体芯片210的空间部分213中的突出部分2211。突出部分2211可以以沿着第二半导体芯片210的侧面的周围延伸的形态形成，并且其宽度被设置为调整到对应于第二半导体芯片210和第二emi屏蔽部分230之间形成的空间部分213的宽度。当突出部分2211被插入到第二半导体芯片210的空间部分213中以固定第二半导体芯片210时，可以在受到外部冲击等时牢固地支撑第二半导体芯片210，从而防止第二半导体芯片210脱离。第三绝缘层221可以设置有用于暴露第二emi屏蔽部分230的第三开口部分2212。第三绝缘层221可以由光敏厚层聚酰亚胺(thickpi，polyimide)或非光敏厚层聚酰亚胺(thickpi，polyimide)形成。第三绝缘层221可以包括有机或无机绝缘材料。第三绝缘层221可以包括有机绝缘材料，例如环氧树脂等，并且可以包括无机绝缘材料，例如氧化硅(siox)、氮化硅(sinx)等。第三绝缘层221通过介质涂层(dielectriccoating)形成。第二再分布层222可以连接到第二半导体芯片210的焊盘211和外部连接端子。第二再分布层222可以连接到第二半导体芯片210的焊盘211和第二emi屏蔽部分230。第二再分布层222可以包括导电材料。第二再分布层222可以包含金属，并且可以包含铜(cu)、铝(al)或其合金。可以通过金属图案化(metalpatterning)技术在第三绝缘层221上形成第二再分布层222。第四绝缘层223设置在第二再分布层222下方，并且设置有孔(hole)以使第二再分布层222连接到第二外部连接端子260。第四绝缘层223可以包括有机或无机绝缘材料。第四绝缘层223可以包括有机绝缘材料，例如环氧树脂等，并且可以包括无机绝缘材料，例如氧化硅(siox)、氮化硅(sinx)等。第四绝缘层223可以通过介质涂层(dielectriccoating)形成。第二emi屏蔽部分230可以覆盖第二半导体芯片210，同时覆盖设置在第二互连部分220上的第二半导体芯片210的外表面。第二emi屏蔽部分230可被设置为覆盖设置在第二互连部分220上的第二半导体芯片210的上表面和第三绝缘层221的上表面和侧表面。第二emi屏蔽部分230可包括覆盖第二半导体芯片210的上表面及突出部分2211的上表面的第五表面231、覆盖突出部分2211的侧表面的第六表面232、以及接触到第二互连部分220的第七表面233。第五表面231可以被设置为与粘合层212结合并堆叠在第二半导体芯片210和突出部分2211上，并且第六表面232可以被设置为在第五表面231的端部沿着突出部分2211的侧表面弯曲的形状，第七表面233可以被设置为在第六表面232的端部沿着第二互连部分220弯曲的形状。第二emi屏蔽部分230可以连接到第二再分布层222，并且可以通过第三绝缘层221上形成的第三开口部分2212连接到第二再分布层222。第二emi屏蔽部分230，其第七表面233与第二再分布层222接触，从而可以电连接或电子连接到第二再分布层222。第二emi屏蔽部分230可以被设置为比第二半导体芯片210的厚度薄的薄膜，从而实现第二半导体封装200的减薄。第二emi屏蔽部分230可以是能够屏蔽电磁干扰(electromagneticinterference，emi)的屏蔽膜。第二emi屏蔽部分230可以包括导电材料，该导电材料包括从由金属和陶瓷组成的组中选择的至少一种。更详细地，第二emi屏蔽部分230可以包括从由铜(cu)、金(au)、银(ag)和钛(ti)组成的组中选择的至少一种。底漆部分240设置在第二emi屏蔽部分230上，以覆盖第二emi屏蔽部分230的一侧的整个表面，以便于第二emi屏蔽部分230和绝缘框架250容易结合。底漆部分240可以设置在第二emi屏蔽部分230上，以便于覆盖第二emi屏蔽部分230的第五表面231、第六表面232和第七表面233。底漆部分240的厚度可以大于第二emi屏蔽部分230的厚度，或者可以具有与第二emi屏蔽部分230的厚度相同的厚度。底漆部分240可以由增加第二emi屏蔽部分230和绝缘框架250之间的界面粘合力的材料形成，并且可以由金属溅射(metalsputter)层构成。底漆部分240可包括导电材料。当底漆部分240包括导电材料时，可以减少屏蔽emi的第二emi屏蔽部分230的厚度，并且可以减少第二半导体封装200的重量、厚度和体积。绝缘框架250形成在底漆部分240上。绝缘框架250提供第二半导体封装200的整个框架，并且起到作为设置第二半导体芯片210、第二互连部分220、第二emi屏蔽部分230、底漆部分240和第二外部连接端子260的框架的作用，同时起到密封第二半导体芯片210的封装材料的作用。绝缘框架250可以比第二互连部分220、第二emi屏蔽部分230、底漆部分240和第二外部连接端子260更早地形成，以用作设置第二互连部分220、第二emi屏蔽部分230、底漆部分240和第二外部连接端子260的框架，并且第二半导体封装200，可通过在绝缘框架250上设置底漆部分240、第二emi屏蔽部分230、第二半导体芯片210、第二互连部分220和第二外部连接端子260而形成。绝缘框架250形成有容纳部分251，以容纳第二半导体芯片210、第二emi屏蔽部分230和底漆部分240。绝缘框架250可以包括绝缘材料并且可以包括环氧树脂模塑化合物(epoxymoldcompound，emc)或密封材料(encapsulant)。绝缘框架250可以被加工形成环氧树脂模塑化合物(epoxymoldcompound，emc)框架的形式。第二外部连接端子260设置在第二互连部分220下方并且电连接或电子连接到第二互连部分220。第二外部连接端子260可以电连接或电子连接到第二再分布层222从而连接到第二半导体芯片210。第二外部连接端子260可以通过单独的金属层如凸块等电连接或电子连接到第二再分布层222。第二外部连接端子260可以电连接或电子连接到第二半导体芯片210，使其可以与第二半导体芯片210进行电信号或电子信号的输入输出。第二外部连接端子260电连接或电子连接到第二互连部分220，并且可以用作将第二半导体封装200连接到外部电路或另一半导体封装的介质。例如，第二外部连接端子260其一侧可以连接到第二再分布层222或凸块金属层，而另一侧可以暴露到外部。尽管示意图示出了焊球(solderball)作为第二外部连接端子260的示例，但是外部连接端子可以被设置为焊料凸块(solderbump)或焊料之外的其他材料。第二外部连接端子260的表面经受表面处理，例如有机涂层或金属镀层等，以防止被氧化。有机涂层可以是有机焊料保护(organicsolderpreservation，osp)涂层，金属镀层可以是金(au)、镍(ni)、铅(pb)或银(ag)等镀层。在下文中，将描述根据本发明的另一实施例的制造半导体封装的方法。在以下描述中，与说明图16的第二半导体封装200的内容相同的部分将被简化或省略。图17至图27是用于说明制造图16所示的第二半导体封装200的方法的截面图。参照图17至图27，根据本发明的一个实施例的制造第二半导体封装200的方法包括在绝缘框架250上按顺序堆叠底漆部分240、第二emi屏蔽部分230、第二半导体芯片210、第二互连部分220和第二外部连接端子260而构成。当通过在绝缘框架250上按顺序堆叠底漆部分240、第二emi屏蔽部分230、第二半导体芯片210、第二互连部分220和第二外部连接端子260来制造第二半导体封装200时，更换载体c以形成绝缘框架250或第二互连部分220的步骤或将制造中的半导体封装与载体c分离并反转的步骤可以被省略，从而可以降低制造成本并且提高生产效率。图17和18示出了使用绝缘框架250形成框架的步骤。绝缘框架250设置在形成有粘合层134的载体基板135上，加工绝缘框架250以形成容纳部分251，使得绝缘框架250形成框架的形态。绝缘框架250可以包括绝缘材料，例如环氧树脂模塑化合物(epoxymoldcompound，emc)或密封材料(encapsulant)，并且可将环氧树脂模塑化合物模制后加工成框架形态而形成。载体基板135可以被设置为陶瓷基板、硅或氧化硅基板、玻璃基板等。载体基板135可以以晶片级(waferlevel)设置。参照图19，底漆部分240形成在框架形式的绝缘框架250的一侧上。底漆部分240可以被设置为覆盖绝缘框架250的一侧的整个区域。参照图20，在覆盖第二半导体芯片210的同时连接到第二再分布层222的第二emi屏蔽部分230形成在底漆部分上。第二emi屏蔽部分230可以是能够屏蔽电磁干扰(electromagneticinterference，emi)的屏蔽膜，并且可以包括导电材料，该导电材料包括从由金属和陶瓷组成的组中选择的至少一种。第一emi屏蔽部分140可以包括从由铜(cu)、金(au)、银(ag)和钛(ti)组成的组中选择的至少一种。参照图21和22，粘合层212被涂覆到第二emi屏蔽部分230的第五表面231后，第二半导体芯片210被设置为与第二emi屏蔽部分230间隔开，使得形成空间部分213。将第二半导体芯片210设置在第二emi屏蔽部分230中，使得有源表面，即形成有焊盘211的第二半导体芯片210的一侧被设置在粘合层212的反方向。参照图23，第三绝缘层221形成在第二半导体芯片210的有源表面，即形成有焊盘211的第二半导体芯片210的一个表面上。可插入到第二半导体芯片210的空间部分213中的突出部分2211可以与第三绝缘层221一起形成，并且与第三绝缘层221一起形成的突出部分2211可以固定地插入到空间部分213中以填充第二半导体芯片210和第二emi屏蔽部分230之间的空间。第三绝缘层221可被设置为通过在第二半导体芯片210的一个表面上涂覆绝缘材料并进行图案化工艺以形成用于暴露焊盘211的孔(hole)。绝缘材料可以由光敏厚层聚酰亚胺(thickpi，polyimide)或非光敏厚层聚酰亚胺(thickpi，polyimide)形成。用于暴露第二emi屏蔽部分230的第三开口部分2212在进行第三绝缘层221的图案化工艺时一起形成。参考图24，第二再分布层222形成在图案化的第三绝缘层221上。第二再分布层222连接到焊盘211。第二再分布层222通过第三开口部分2212连接到第二emi屏蔽部分230。第二再分布层222可通过在第三绝缘层221上涂覆金属材料，然后在涂覆的金属上执行光刻胶(photoresist)处理等形成为金属图案。可以通过一般的电镀工艺涂覆第二再分布层222。当第二半导体芯片210通过第二再分布层222重新分布时，第二半导体封装200可具有扇出结构。参照图25，第四绝缘层223形成在第二再分布层222上。第四绝缘层223可以被设置为通过在第二再分布层222上涂覆绝缘材料并执行图案化工艺以形成用于暴露出部分第二再分布层222的孔(hole)。绝缘材料可以由光敏聚酰亚胺(pi，polyimide))或厚层聚酰亚胺(thickpi，polyimide)形成。绝缘材料可以由光敏厚层聚酰亚胺(thickpi，polyimide)或非光敏厚层聚酰亚胺(thickpi，polyimide)形成。参照图26，第二外部连接端子260形成在连接到第二半导体芯片210的第二互连部分220上。第二外部连接端子260可以通过形成在第四绝缘层223中的孔连接到第二再分布层222，并且不限于此，可以通过单独的凸块金属层连接到第二再分布层222。第二外部连接端子260通过凸块金属层连接到第二再分布层222的情况下，凸块金属层可通过在第四绝缘层223上涂覆金属材料后执行光刻胶(photoresist)处理等过程形成金属图案而形成。第二外部连接端子260电连接或电子连接到第二互连部分220，并且可以用作将第二半导体封装200连接到外部电路或另一半导体封装的介质。例如，第二外部连接端子260其一侧可以连接到第二再分布层222，而另一侧可以暴露到外部。参照图27，在形成第二外部连接端子260之后，可以去除载体基板135，同时去除粘合层134，从而制造第二半导体封装200。此外，以晶片级(waferlevel)或面板级(panellevel)制造半导体封装从而使多个半导体封装一起被制造时，被切割并分离成单独的第二半导体封装200，以此制造出单个半导体封装作为最终产品。需要说明的是，本发明使用的序数形容词“第一”、“第二”及“第三”等用来描述共同的对象，仅表示指代相同对象的不同实例，而并不是要暗示这样描述的对象必须采用给定的顺序，无论是时间地、空间地、排序地或任何其它方式。以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。当前第1页12