半导体封装结构及其制备方法与流程

本公开主张2018/12/24申请的美国临时申请案第62/784,613号及2019/2/6申请的美国正式申请案第16/268,836号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开关于一种半导体封装结构及其制备方法，特别涉及一种包括穿硅通孔(throughsiliconvia，tsv)的半导体封装结构及其制备方法。

背景技术：

半导体元件对于许多现代的应用是不可或缺的。随着电子技术的进步，半导体元件的尺寸变得越来越小，同时具有更多的功能和更大量的集成电路。由于半导体元件的小型化，芯片对芯片(chip-on-chip)技术广泛地用于半导体封装的制造。

在一种方法中，使用至少两个芯片(或晶粒)的堆叠，以三维(3d)封装中的形态来形成例如一存储器元件，如此，相较于其他半导体集成工艺，可以生产具有两倍存储容量的产品。除了增加存储容量外，堆叠封装也提供了改进的安装密度和安装区域的利用效率。由于这些优点，堆叠封装技术的研究和开发更加速地进行。

在本领域中公开一种使用穿硅通孔(throughsiliconvia，tsv)的堆叠封装。使用穿硅通孔的堆叠封装具有一种结构，此结构具有穿硅通孔在其中，因此芯片通过穿硅通孔彼此电连接。一般而言，通过蚀刻垂直通孔穿过基底并用例如铜(cu)的导电材料填充通孔来形成穿硅通孔。通常，穿过基底所形成的垂直通孔均具有相同的深度并且与芯片中形成的接垫对准。此外，设计与形成特定的布线线路，并且形成为做为穿硅通孔所在的端点。但是，这种特定的布线将使电路设计复杂化，特别是在双晶粒堆叠的设计中。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现要素：

本公开提供一种半导体封装结构，包括一基底、一互连结构、一第一钝化层、一第二钝化层，以及一穿硅通孔(tsv)。该基底具有一前表面和与该前表面相对的一背表面。该互连结构设置在该基底的该前表面的上方。该第一钝化层设置在该基底的该背表面的上方。该第二钝化层设置在该第一钝化层的上方。该穿硅通孔设置在该基底中。在一些实施例中，该穿硅通孔从该背表面穿透该基底到该前表面。在一些实施例中，该穿硅通孔具有从该第一钝化层突出并且与该第二钝化层分离的一端部。

在一些实施例中，该穿硅通孔的一长度大于该基底的一厚度。

在一些实施例中，该穿硅通孔的该长度与该基底的该厚度之间的差值在约1微米至约10微米之间。

在一些实施例中，该穿硅通孔电连接到该互连结构。

在一些实施例中，该半导体封装结构还包括设置在该互连结构上方的一第一连接结构。

在一些实施例中，该第一钝化层与该穿硅通孔的一侧壁的一部分接触。

在一些实施例中，该穿硅通孔的该端部的一表面和该第一钝化层的一顶表面定义一阶差(stepheigh)。

在一些实施例中，该半导体封装结构还包括设置在该第二阻抗层和该穿硅通孔上方的一第二连接结构。

在一些实施例中，该半导体封装结构还包括设置在该穿硅通孔和该第二连接结构之间的一金属层。

在一些实施例中，该金属层和该第二连接结构围绕该穿硅通孔的该端部。

本公开另提供一种半导体封装结构的制备方法，包括下列步骤。提供一基底。在一些实施例中，该基底包括一穿硅通孔嵌入其中。该基底具有一前表面和与该前表面相对的一背表面。去除该基底的一部分以通过该背表面暴露该穿硅通孔。在一些实施例中，该穿硅通孔包括通过该基底的该背表面暴露并且从该基底的该背表面突出的一第一端部。在该基底的该背表面的上方设置一第一钝化层。在一些实施例中，该穿硅通孔包括通过该第一钝化层暴露并且从该第一钝化层突出的一第二端部。在该第一钝化层的上方设置一第二钝化层。在一些实施例中，该第二钝化层具有一阶梯式开口，该穿硅通孔的该第二端部通过该阶梯式开口暴露。在该阶梯式开口内设置一第一连接结构。

在一些实施例中，该制备方法还包括在该基底的该表面的上方设置一互连结构和一第二连接结构。

在一些实施例中，去除该基底的该部分还包括步骤：从基底的背表面减薄该基底，因此该穿硅通孔的一表面和该背表面共面。从该背表面蚀刻该基底以暴露该穿硅通孔的该第一端部。

在一些实施例中，在去除该基底的该部分之后，由该基底的该第一端部的一表面和该基底的该背表面定义一第一阶差。

在一些实施例中，该第一阶差在约1微米和约10微米之间。

在一些实施例中，该第一钝化层的设置还包括步骤：将该第一钝化层共形地设置在该基底的该背表面的上方。去除该第一钝化层的一部分以暴露该穿硅通孔的该第二端部。

在一些实施例中，该第二端部的一表面和该第一钝化层的一顶表面定义一第二阶差。

在一些实施例中，该第二钝化层的设置还包括步骤：将该第二钝化层设置在该基底的该背表面的上方。去除该第二钝化层的一部分以形成该阶梯式开口。

在一些实施例中，该制备方法还包括在形成该第一连接结构之前设置一金属层。

根据本公开实施例的半导体封装结构的制备方法，穿硅通孔具有从基底的背表面突出的端部。值得注意的是，穿硅通孔的端部从第一钝化层突出，并且通过第二钝化层中的阶梯式开口暴露。穿硅通孔的端部用作凸榫，并且设置在穿硅通孔上方的连接结构可以形成为围绕穿硅通孔的端部并用作榫眼。因此，由于凸榫状的端部，连接结构固定到穿硅通孔，所以改善了半导体封装结构的可靠性。

相反地，根据比较例的制备方法，穿硅通孔完全嵌入在基底中，连接结构可能在应力下与半导体封装结构分离，因此半导体封装结构的可靠性降低。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1是流程图，例示本公开一些实施例的半导体封装结构的制备方法。

图2至图11是示意图，例示本公开实施例的半导体封装结构的制备方法的各种制造阶段。

附图标记说明：

10制备方法

101步骤

102步骤

103步骤

104步骤

105步骤

200半导体封装结构

202基底

206载体基底

208释放膜

210穿硅通孔

212第一端部

214第二端部

220互连结构

230连接结构

232连接结构

240第一阻抗层

242第二阻抗层

243阶梯式开口

244金属层

204a前表面

204b背表面

d1方向

d2方向

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。

图1是流程图，例示本公开一实施例的半导体结构的制备方法10。制备方法10包括步骤101，提供一基底，该基底包括一穿硅通孔嵌入其中。在一些实施例中，该基底具有一前表面和与该前表面相对的一背表面。制备方法10还包括步骤102，去除基底的一部分以通过该表面暴露穿硅通孔。在一些实施例中，穿硅通孔包括通过基底的该背表面暴露并且从基底的该背表面突出的一第一端部。制备方法10还包括步骤103，在基底的该背表面的上方设置一第一钝化层。在一些实施例中，穿硅通孔包括通过该第一钝化层暴露并且从该第一钝化层突出的一第二端部。制备方法10还包括步骤104，在该第一钝化层上设置一第二钝化层。在一些实施例中，该第二钝化层具有一阶梯式开口。穿硅通孔的该第二端部通过该阶梯式开口暴露。制备方法10还包括步骤105，在阶梯式开口中设置一第一连接结构。根据一个或多个实施例，将更进一步描述此半导体结构的制备方法10。

图2至图11是示意图，例示本公开实施例的半导体封装结构的制备方法的各种制造阶段。参照图2，根据步骤101，提供一基底202。在一些实施例中，通过黄光刻工艺在基底202内制造预定功能的电路。在一些实施例中，基底202包括适用于特定应用的各种电路。在一些实施例中，电路包括各种元件，例如晶体管、电容器、电阻器、二极管等。在一些实施例中，基底202包括各种已知类型的半导体元件中的任何一种，以形成加速处理单元(acceleratedprocessingunit，apu)、中央处理单元(centralprocessingunit，cpu)、图形处理单元(graphicprocessingunit，gpu)、微处理器、特殊应用集成电路(application-specificintegratedcircuits，asics)，数字信号处理器(digitalsignalprocessors，dsps)等。

如图2所示，基底202包括前表面204a和背表面204b，背表面204b与前表面204a相对。在一些实施例中，前表面204a是一主动表面，其中电路或电子部件设置在该主动表面中。在一些实施例中，背表面204b是不存在电路或电子部件的非主动侧。

参照图2，基底202包括至少一穿硅通孔210嵌入其中。在一些实施例中，穿硅通孔210可以通过以下步骤形成，但是本公开不限于此。例如，通过蚀刻方法或激光钻孔方法在基底202中形成至少一个孔洞(未示出)。此后，以钨(w)或其他合适材料的导电材料填充该孔洞以形成穿硅通孔210。在一些实施例中，在填充之前可能需要形成其他的层，例如扩散阻挡层和(与)或种子层。在一些实施例中，穿硅通孔210设置在基底20内，仅具有通过基底202的前表面204a暴露的一端面。

如图2所示，在一些实施例中，制备方法10还包括在形成穿硅通孔210之后，在基底202的前表面204a的上方设置互连结构220和连接结构230。在一些实施例中，互连结构220包括多个介电层和设置在多个介电层中的多个互连特征。但是，为了简洁起见，图2中省略了这些层和互连特征。在一些实施例中，互连特征包括铜(cu)，钨(w)或其他合适的材料，但是本公开不限于此。连接结构230透互连结构220电连接到电路和穿硅通孔210。

依旧参照图2，在一些实施例中，将基底202附接到载体基底206。在一些实施例中，基底202通过释放膜208暂时附接到载体基底206。在一些实施例中，释放膜208可以是氟基(fluorine-base)膜、硅涂覆的聚对苯二甲酸乙二醇酯(silicon-coatedpolyethyleneterephthalate)膜、聚甲基戊烯(polymethylpentene)膜、聚丙烯膜(polypropylene)或其他合适的材料，但是本公开不限于此。在一些实施例中，载体基底206经配置以支撑晶粒、芯片或封装。在一些实施例中，载体基底206是一半导电基底或晶圆。在一些实施例中，载体基底206是一硅晶圆、玻璃芯片等。

参照图3和图4，根据步骤102，移除基底202的一部分以暴露穿硅通孔210。在一些实施例中，步骤102可进一步包括以下步骤。基底202从背表面204变薄。在一些实施例中，基底202的一厚度减小。值得注意的是，背表面204b和穿硅通孔210的一端面是共面的，如图3所示。换句话说，穿硅通孔210的一端面与互连结构220接触，而穿硅通孔210的该相对端面通过基底202的背表面204b暴露。

参照图4，在一些实施例中，在基底202变薄之后，在背表面204b上回蚀刻基底202。例如，在基底202的背表面204b上执行一选择性蚀刻工艺以去除基底的一部分直到基底202中的穿硅通孔210从基底202的背表面204b突出为止。与穿硅通孔上的一蚀刻速率相比，此步骤中的选择性蚀刻工艺对基底202的材料的蚀刻速率可以显著地更高，因此穿硅通孔210实质上是不可渗透的。如图4所示，在去除基底202的一部分之后，穿硅通孔210的一部分通过基底202的背表面204b暴露并且突出。在一些实施例中，此部分被定义为穿硅通孔210的第一端部212。换句话说，根据步骤102，穿硅通孔210包括通过基底202的背表面204b暴露并且突出的第一端部212。如图4所示，在去除基底202的一部分之后，由第一端部212的一表面和背表面204b定义一第一阶差(stepheigh)d1。在一些实施例中，该第一阶差d1小于约1微米。在一些实施例中，该第一阶差d1在约1微米和约10微米之间，但是本公开不限于此。例如，该第一阶差d1可以是大约5微米，但是本公开不限于此。

参照图5和图6，根据步骤103，第一钝化层240设置在基底202的背表面204b的上方。在一些实施例中，步骤103还包括以下步骤。如图5所示第一钝化层240共形地形成在基底202的背表面204b和穿硅通孔210的第一端部212的上方。第一钝化层240覆盖并接触基底202的背表面204b、第一端部212的一侧壁和第一端部212的一端面。在一些实施例中，第一钝化层240包括无机材料，例如氮化硅(sin)、氧化硅(sio)或其组合，但是本公开不限于此。在一些实施例中，第一钝化层240的一厚度在约0.5微米和约5微米之间，但是公开不限于此。例如，第一钝化层240的该厚度可以为约1微米，但是本公开不限于此。

参照图1，接着，去除第一钝化层240的一部分。例如，在第一钝化层240上执行一选择性蚀刻工艺以去除第一钝化层240的一部分，直到穿硅通孔210从第一钝化层240突出，如图6所示。与穿硅通孔210上的蚀刻速率相比，此步骤中的选择性蚀刻工艺对第一钝化层240的材料具有显著地更高的蚀刻速率，使得穿硅通孔210实质上是不可渗透的。如图6所示，在去除第一钝化层240的一部分之后，穿硅通孔210的一部分通过第一钝化层240暴露并且从第一钝化层240突出。在一些实施例中，此部分被定义为穿硅通孔的第二端部214。换句话说，根据步骤103，穿硅通孔210包括通过第一钝化层240暴露并且从第一钝化层240突出的第二端部214。在一些实施例中，第二端部214的容积小于第一端部212的容积。如图6所示，在去除第一钝化层240的一部分之后，由第二端部214的一表面和第一钝化层240的一顶表面定义一第二阶差d2。该第二阶差d2小于该第一阶差d1。在一些实施例中，该第二阶差d2在约1微米和约5微米之间，但是本公开不限于此。例如，该第二阶差d2可以是大约2微米，但是本公开不限于此。

参考图7和图8，根据步骤104，第二钝化层242经设置在第一钝化层240的上方。在一些实施例中，步骤104还包括以下步骤。如图7所示，在穿硅通孔210的第一钝化层240和第二端部214的上方形成第二钝化层242。第二钝化层242覆盖并且接触第一钝化层240、第二端部214的一侧壁和第二端部214的一端面。在一些实施例中，第二钝化层242包括有机材料，例如聚酰亚胺(polyimide)，但是本公开不限于此。在一些实施例中，第二钝化层242的一厚度在约2微米和约10微米之间，但是本公开不限于此。例如，第二钝化层242的厚度可以为约5微米，但是本公开不限于此。

参照如图8，去除第二钝化层242的一部分。在一些实施例中，根据步骤104，移除第二钝化层242的该部分以形成阶梯式开口243。显然地，穿硅通孔210的第二端部214不仅通过阶梯式开口243暴露，也与第二钝化层214分离，如图8所示。

参照图9，金属层244设置在第二钝化层242的一部分的上方。在一些实施例中，金属层244经设置在阶梯式开口243中的第二钝化层242的一部分的上方，如图9所示。在一些实施例中，金属层244共形地形成在阶梯式开口243内。值得注意的是，通过阶梯式开口243暴露的第二端部214被金属层244覆盖。在一些实施例中，金属层244是一凸块下金属(underbumpmetallization，ubm)244。凸块下金属244在阶梯式开口243中的第二钝化层242的部分上被溅镀或电镀。在一些实施例中，凸块下金属244选自一组不同材料的单层或金属层堆叠组成，包括铬(cr)、钛(ti)、铜(cu)、银(ag)及其组合组成。

参照图10，根据步骤105，连接结构232设置在阶梯式开口243内。连接结构232经设置在第二钝化层242的一部分的上方。具体地，连接结构232经设置在凸块下金属244的上方。在一些实施例中，连接结构232是一导电凸块，其包括例如锡、铜、镍或金的导电材料，但是本公开不限于此。在一些实施例中，连接结构232是锡球、球栅阵列(ballgridarraybga)球、控制塌陷高度芯片连(c4)凸块、微凸块(microbump)或柱(pillar)，但是本公开限于此。在一些实施例中，连接结构232具有球形、半球形或圆柱形状，但是本公开不限于此。

如图10所示，连接结构232和凸块下金属244围绕通过阶梯式开口243暴露的第二端部214。值得注意的是，穿硅通孔210的第二端部214用作凸榫，使得连接结构232和凸块下金属244可以固定到穿硅通孔210的类似榫头的第二端部214。

参照图11，在形成连接结构232之后，基底202被单片化并从载体基底206分离，因此获得半导体封装结构200。

如图11所示，半导体封装结构200包括基底202，基底202具有前表面204a和与前表面204a相对的背表面204b，设置在基底202的前表面204a上方的互连结构220，设置在基底202的背表面204b的上方的第一钝化层240，设置在第一钝化层240上方的第二钝化层242，以及设置在基底202中的穿硅通孔210。在一些实施例中，穿硅通孔10从背表面204b穿透基底202到基底202的前表面204a。此外，穿硅通孔210具有从第一钝化层240突出并且与第二钝化层242分离的端部214。在一些实施例中，第一钝化层240与穿硅通孔210的一侧壁的一部分接触。

如图11所示，穿硅通孔210的一长度大于基底202的一厚度。此外，穿硅通孔210的一长度与基底202的一厚度之间的差值d1小于1微米。在一些实施例中，差值d1在约1微米和约10微米之间，但是本公开不限于此。例如，差值d1可以是大约5微米，但是本公开不限于此。阶差d2被定义为穿硅通孔210的端部214的一表面与第一钝化层240的一顶表面之间的差值。在一些实施例中，阶差d2在约1微米和约5微米之间，但是本公开不限于此。例如，阶差d2可以是大约2微米，但是本公开不限于此。

半导体封装结构200还包括设置在互连结构220上方的连接结构230，以及设置在第二钝化层242上方的连接结构232。连接结构230电连接至互连结构220，互连结构220与穿硅通孔210电连接，并且连接结构232与穿硅通孔210电连接。因此，连接结构230和连接结构232通过穿硅通孔210和互连结构220电连接。换句话说，穿硅通孔210提供背表面204b与基底202的前表面204a之间的垂直连接。

依旧参考图11，第二钝化层242包括阶梯式形状。一些实施例中，半导体封装结构200更还包括用作凸块下金属并且设置在阶梯式开口中的金属层244，连接结构232设置在该凸块下金属的上方。换句话说，金属层244设置在连接结构232和穿硅通孔210之间，以及在连接结构232和第二钝化层242之间。在阶梯式开口中，在第二钝化层242和穿硅通孔210的端部214之间形成一空间。在一些实施例中，该空间填充有金属层244。在其他实施例中，该空间用金属层244和连接结构232填充，如图11所示。因此，金属层244和连接结构232围绕穿硅通孔210的端部214。

根据本公开实施例的制备方法10，穿硅通孔210具有从基底202的背表面204b突出的端部214。值得注意的是，穿硅通孔210的端部214从第一钝化层240突出，并且通过第二阻抗层242中的阶梯式开口暴露。穿硅通孔210的端部214用作凸榫，并且设置在穿硅通孔210上方的连接结构232可以形成为围绕穿硅通孔210的端部214。因此，连接结构232由于凸榫状端部214而固定到穿硅通孔210，所以改善了半导体封装结构200的可靠性。

相反地，根据比较例的制备方法，穿硅通孔完全嵌入在基底中，连接结构可能在应力下与半导体封装结构分离，因此半导体封装结构的可靠性降低。

本公开提供一种半导体封装结构，包括一基底、一互连结构、一第一钝化层、一第二钝化层，以及一穿硅通孔(tsv)。该基底具有一前表面和与该前表面相对的一背表面。该互连结构设置在该基底的该前表面的上方。该第一钝化层设置在该基底的该背表面的上方。该第二钝化层设置在该第一钝化层的上方。该穿硅通孔设置在该基底中。在一些实施例中，该穿硅通孔从该背表面穿透基底到该前表面。在一些实施例中，该穿硅通孔具有从该第一钝化层突出并且与该第二钝化层分离的一端部。

本公开另提供一种半导体封装结构的制备方法，包括下列步骤。提供一基底。在一些实施例中，该基底包括一穿硅通孔嵌入其中。该基底具有一前表面和与该前表面相对的一背表面。去除该基底的一部分以通过该背表面暴露该穿硅通孔。在一些实施例中，该穿硅通孔包括通过该基底的该背表面暴露并且从该基底的该背表面突出的一第一端部。在该基底的该背表面的上方设置一第一钝化层。在一些实施例中，该穿硅通孔包括通过该第一钝化层暴露并且从该第一钝化层突出的一第二端部。在该第一钝化层的上方设置一第二钝化层。在一些实施例中，该第二钝化层具有一阶梯式开口，该穿硅通孔的该第二端部通过该阶梯式开口暴露。在该阶梯式开口内设置一第一连接结构。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。