使用防抛光图案形成半导体器件的方法与流程

本申请要求于2018年5月3日向韩国知识产权局(kipo)递交的韩国专利申请no.10-2018-0051004的优先权，该申请的公开通过引用而全文合并于此。

本发明构思的示例性实施例涉及形成半导体器件的方法，更具体地，涉及使用防抛光图案(polishingresistancepattern)形成半导体器件的方法。

背景技术：

通常，使用化学机械抛光(cmp)工艺的平坦化技术已经应用于半导体器件的形成。cmp工艺中的材料去除率根据暴露出的表面的构成材料和暴露出的表面的不同高度而变化。在cmp工艺中，具有高度差异大的表面的图案往往易于使图案的边缘塌陷。

技术实现要素：

根据本发明构思的示例性实施例，一种形成半导体器件的方法，包括：在衬底上形成设计图案，其中，所述设计图案从所述衬底突出；在所述衬底上形成填充层，其中，所述填充层至少部分地覆盖所述设计图案；使用激光照射工艺和/或离子注入工艺在填充层中形成与设计图案相邻的防抛光图案；以及使用化学机械抛光(cmp)工艺去除填充层以暴露出设计图案。

根据本发明构思的示例性实施例，一种形成半导体器件的方法，包括：在衬底上形成设计图案，所述衬底包括沟槽；使用激光照射工艺和/或离子注入工艺在所述设计图案中形成防抛光图案；在所述设计图案上形成填充层，其中，所述填充层填充所述沟槽并覆盖所述设计图案和所述防抛光图案；以及使用化学机械抛光cmp工艺去除所述填充层以暴露出所述防抛光图案。

根据本发明构思的示例性实施例，一种形成半导体器件的方法，包括：在衬底上形成突出的设计图案；在所述衬底上形成填充层，其中，所述填充层覆盖所述设计图案的侧表面和上表面；使用激光照射工艺与所述设计图案相邻并且在所述填充层中形成防抛光图案；以及使用化学机械抛光(cmp)工艺平坦化所述填充层和所述防抛光图案，直到暴露出所述设计图案为止。所述防抛光图案设置在所述衬底的边缘和所述设计图案之间，并且在所述cmp工艺中，所述防抛光图案的材料去除率与所述填充层的材料去除率不同。

根据本发明构思的示例性实施例，一种形成半导体器件的方法，包括：在衬底上形成设计图案；在所述设计图案上形成填充层；在所述填充层中且在所述衬底的边缘和所述设计图案之间形成防抛光图案，其中，所述填充层设置在所述设计图案和所述防抛光图案之间；以及去除所述填充层以暴露出所述设计图案。

附图说明

由于通过在结合附图考虑时参考以下具体实施方式使得本公开及其很多随附方面变得更好理解，因此可以容易获得对本公开及其很多随附方面的更完整的理解，在附图中：

图1是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的图；

图2、图3、图4、图5、图6、图7、图8、图9、图10和图11是示出了根据本发明构思的示例性实施例的沿图1的线i-i’截取的形成半导体器件的方法的横截面图；

图12是示出了根据本发明构思的示例性实施例的图1的部分的放大视图；

图13、图14、图15、图16、图17、图18、图19和图20是示出了根据本发明构思的示例性实施例的沿图12的线ii-ii’截取的形成半导体器件的方法的横截面图；以及

图21、图22、图23和图24是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的横截面图。

具体实施方式

下文中将参考附图更全面地描述本发明构思的示例性实施例。

图1是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的图；以及图2、图3、图4和图5是示出了根据本发明构思的示例性实施例的沿图1的线i-i’截取的形成半导体器件的方法的横截面图。

参考图1，根据本发明构思的示例性实施例的形成半导体器件的方法包括在衬底21上形成多个芯片23。多个芯片23可以沿着行方向和列方向布置在衬底21上。划道25可以形成在多个芯片23中的每个芯片之间。例如，划道25可以形成在多个芯片23中的相邻芯片之间。多个沟槽键(trenchkey)27可以形成在每个划道25中。防抛光图案39可以形成在衬底21上。防抛光图案39可以形成在衬底21的边缘和多个芯片23之间。防抛光图案39可以至少部分地围绕多个芯片23的外侧。防抛光图案39可以比多个芯片23更靠近衬底21的边缘。

参考图1和图2，下部层32可以形成在衬底21上。设计图案33可以形成在下部层32上。

衬底21可以是半导体衬底，例如硅晶片或绝缘体上硅(soi)晶片。衬底21可以包括例如玻璃、蓝宝石、金属、特氟龙、印刷电路板(pcb)、平板或其组合。在本发明构思的示例性实施例中，衬底21可以是直径为约300mm的硅晶片。下部层32可以包括由导电材料和/或绝缘材料形成的各种类型的薄膜。下部层32可以形成在衬底21中和/或衬底21上。下部层32可以完全覆盖衬底21的一个表面。例如，下部层32可以覆盖衬底21的上表面。下部层32的上表面可以包括不平坦部分。然而，在本公开的下文中，将假设下部层32的上表面是平坦的。

设计图案33可以包括多个导电图案、多个绝缘图案或其组合。例如，设计图案33可以包括动态随机存取存储器(dram)的单元电容器、vnand存储器的单元微合金晶体管(mat)、互补金属氧化物半导体(cmos)图像传感器的像素区域或各种互连结构。设计图案33可以形成为相对于下部层32的上表面在竖直方向上突出。设计图案33可以包括多个突出区域和形成在多个突出区域之间的凹陷区域。例如，设计图案33可以包括沟槽。设计图案33可以形成在多个芯片23中。在衬底21的边缘和设计图案33之间可以暴露出下部层32的上表面。例如，设计图案33可能不完全覆盖下部层32的上表面。例如，可以仅暴露出下部层32的上表面的一部分。下部层32的上表面的暴露部分可以低于设计图案33的上端。例如，在设计图案33的上端和下部层32的上表面的暴露部分之间可能存在相对大的高度差。

参考图1和图3，填充层35可以形成在下部层32上并且可以覆盖设计图案33。填充层35可以填充设计图案33的凹陷区域并覆盖设计图案33的突出区域。填充层35可以覆盖衬底21的边缘和设计图案33之间的下部层32。填充层35可以覆盖设计图案33的侧表面。填充层35的上表面可以形成为高度大于设计图案33的最上端的高度。

填充层35可以包括与设计图案33的材料不同的材料。化学机械抛光(cmp)工艺中的材料去除率可以根据构成暴露表面的材料的化学反应性和物理结合力来确定。填充层35的材料去除率可以与设计图案33的材料去除率不同。在本发明构思的示例性实施例中，填充层35的材料去除率可以高于设计图案33的上端的材料去除率。填充层35可以包括例如诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物、诸如多晶硅之类的半导体或者其组合。在本发明构思的示例性实施例中，填充层35可以包括氧化硅。

参考图1和图4，防抛光图案39可以形成为与设计图案33相邻且在填充层35中。形成防抛光图案39可以包括激光照射工艺、离子注入工艺或其组合。

在本发明构思的示例性实施例中，形成防抛光图案39可以包括用激光局部地照射填充层35的预定区域的过程。在本发明构思的示例性实施例中，形成防抛光图案39可以包括将离子局部地注入到填充层35的预定区域中的过程。例如，形成防抛光图案39可以包括将碳(c)、氮(n)或其组合局部地注入到填充层35的预定区域中的过程。在本发明构思的示例性实施例中，形成防抛光图案39可以包括将离子局部地注入到填充层35的预定区域中的过程和热处理的过程。

防抛光图案39可以形成在衬底21的边缘和设计图案33之间。防抛光图案39可以比设计图案33更靠近衬底21的边缘。填充层35可以在防抛光图案39和设计图案33之间以及在防抛光图案39和下部层32之间。防抛光图案39的最下端可以形成为低于设计图案33的最上端。防抛光图案39的最上端可以形成为高于设计图案33的最上端。

参考图1和图5，可以使用cmp工艺部分地去除填充层35，使得可以暴露出设计图案33。例如，可以暴露出设计图案33的上表面。在cmp工艺中，防抛光图案39的材料去除率可以与填充层35的材料去除率不同。防抛光图案39的材料去除率可以低于填充层35的材料去除率。在本发明构思的示例性实施例中，防抛光图案39的材料去除率可以低于填充层35的材料去除率并且高于设计图案33的材料去除率。在本发明构思的示例性实施例中，防抛光图案39的材料去除率可以与设计图案33的材料去除率基本相同。

当部分地去除填充层35，使得暴露出设计图案33时，可以部分地去除防抛光图案39，使得可以减小防抛光图案39的厚度。在设计图案33和防抛光图案39之间，可以保留填充层35的图案间区域35b。设计图案33、填充层35的图案间区域35b和防抛光图案39的上表面可以在基本相同的平面上被暴露出。当部分地去除填充层35使得暴露出设计图案33时，防抛光图案39可以防止设计图案33的一个或多个边缘塌陷，这在本文中称为“边缘塌陷”。例如，可能因边缘的侵蚀或退化(degradation)而形成边缘塌陷。

在本发明构思的示例性实施例中，防抛光图案39可以包括第一边缘e1和与第一边缘e1相对的第二边缘e2。第一边缘e1可以设置在设计图案33和第二边缘e2之间。第二边缘e2可以比第一边缘e1更靠近衬底21的边缘。第二边缘e2可以具有比第一边缘e1更大的边缘塌陷。例如，第二边缘e2可以相对于防抛光图案39的上表面倾斜。例如，在去除填充层35之前，防抛光图案39可以具有矩形形状。此外，在去除填充层35期间，第二边缘e2可能会侵蚀并变成塌陷边缘。此外，边缘被侵蚀得越多，边缘将越塌陷。

在本发明构思的示例性实施例中，部分去除填充层35可以包括将填充层35和防抛光图案39平坦化，直到暴露出设计图案33为止。cmp工艺可用于对填充层35和防抛光图案39的平坦化。

图6至图9是示出了根据本发明构思的示例性实施例的沿图1的线i-i’截取的形成半导体器件的方法的横截面图。

参考图1和图6，可以使用cmp工艺将填充层35和防抛光图案39平坦化，使得可以暴露出设计图案33。设计图案33、填充层35和防抛光图案39的上表面可以在基本相同的平面上被暴露出。

参考图1和图7，可以使用cmp工艺将填充层35和防抛光图案39平坦化，直到暴露出设计图案33为止。可以在设计图案33和防抛光图案39之间设置填充层35的图案间区域35b。图案间区域35b的上表面可以形成为低于设计图案33和防抛光图案39的上表面。例如，图案间区域35b可以具有凹形或可以是锯齿状的。另外，填充层35在衬底21的边缘和防抛光图案39之间的部分可以低于设计图案33和防抛光图案39的上表面。

参考图1和图8，可以使用cmp工艺将填充层35和防抛光图案39平坦化，使得可以暴露出设计图案33。图案间区域35b的上表面可以形成为低于设计图案33和防抛光图案39的上表面。例如，设计图案33和防抛光图案39的上表面可以位于比图案间区域35b的上表面的高度更高的高度处。第二边缘e2可以具有比第一边缘e1更大的边缘塌陷。例如，第一边缘e1可以不具有边缘塌陷。第二边缘e2可以相对靠近衬底21的边缘。例如，与第一边缘e1相比，第二边缘e2可以更靠近衬底21的边缘。

参考图1和图9，根据本发明构思的示例性实施例，在部分地去除填充层35使得暴露出设计图案33的同时，可以完全去除防抛光图案39。设计图案33和填充层35的上表面可以在基本相同的平面上被暴露出。

图10和图11是示出了根据本发明构思的示例性实施例的沿图1的线i-i’截取的形成半导体器件的方法的横截面图。

参考图1和图10，掩模层37可以形成在填充层35上。掩模层37可以覆盖设计图案33并且在设计图案33的外侧部分地暴露出填充层35。例如，填充层35的暴露部分不与设计图案33重叠。掩模层37可以包括例如硬掩模图案、光致抗蚀剂图案或其组合。

参考图1和图11，可以使用例如激光照射工艺、离子注入工艺或其组合在填充层35的暴露部分中形成防抛光图案39。在执行激光照射工艺、离子注入工艺或其组合时，掩模层37可以保护设计图案33。在形成防抛光图案39之后，可以去除掩模层37。

图12是示出了根据本发明构思的示例性实施例的图1的部分的放大视图，并且图13、图14、图15、图16、图17、图18、图19和图16是根据本发明构思的示例性实施例的沿图12的线ii-ii’截取的形成半导体器件的方法的横截面图。

参考图12和图13，沟槽键27可以形成在衬底21上的划道25中。沟槽键27可以包括多个沟槽127。在本发明构思的示例性实施例中，沟槽键27可以包括诸如氮化硅之类的氮化物、诸如多晶硅之类的半导体或者其组合。沟槽键27可以对应于设计图案。沟槽键27可以包括其中交替地堆叠多个薄膜的结构。

参考图12和图14，可以使用例如激光照射工艺、离子注入工艺或其组合在沟槽键27中形成防抛光图案139和139b。防抛光图案139和139b可以包括设置在沟槽键27的上表面上的第一防抛光图案139和设置在多个沟槽127中的每个沟槽的底表面上的第二防抛光图案139b。例如，第一防抛光图案139的厚度可以与第二防抛光图案139b的厚度基本相同。在cmp工艺中，防抛光图案139和139b中的每一个的材料去除率可以与沟槽键27的材料去除率不同。防抛光图案139和139b中的每一个的材料去除率可以低于沟槽键27的材料去除率。在本发明构思的示例性实施例中，防抛光图案139和139b中的每一个的材料去除率可以高于沟槽键27的材料去除率。

参考图12和图15，填充层135可以形成在沟槽键27上。例如，填充层135可以填充多个沟槽127并且可以覆盖沟槽键27和防抛光图案139和139b。填充层135可以包括与沟槽键27的材料不同的材料。在本发明构思的示例性实施例中，填充层135可以包括诸如氧化硅之类的氧化物。

参考图12和图16，可以使用cmp工艺部分地去除填充层135，并且可以暴露出第一防抛光图案139。第一防抛光图案139和填充层135的上表面可以在基本相同的平面上被暴露出。在本发明构思的示例性实施例中，沟槽键27、第一防抛光图案139和填充层135的上表面可以在基本相同的平面上被暴露出。

在cmp工艺中，填充层135的材料去除率可以与沟槽键27的材料去除率不同。填充层135的材料去除率可以高于沟槽键27的材料去除率。在本发明构思的示例性实施例中，防抛光图案139和139b中的每一个的材料去除率可以高于沟槽键27的材料去除率并且低于填充层135的材料去除率。在本发明构思的示例性实施例中，防抛光图案139和139b中的每一个的材料去除率可以与填充层135的材料去除率基本相同。

在本发明构思的示例性实施例中，防抛光图案139和139b中的每一个的材料去除率可以低于沟槽键27的材料去除率。

在本发明构思的示例性实施例中，形成半导体器件的方法可以包括使用cmp工艺平坦化填充层135，直到暴露出第一防抛光图案139为止。

图17、图18、图19和图20是示出了根据本发明构思的示例性实施例的沿图12的线ii-ii’截取的形成半导体器件的方法的横截面图。

参考图12和图17，根据本发明构思的示例性实施例，防抛光图案139可以形成在沟槽键27的上表面以及多个沟槽127中的每一个沟槽的底表面和侧表面上。例如，防抛光图案139可以是连续的。可以使用cmp工艺平坦化填充层135，使得可以暴露出防抛光图案139和沟槽键27。填充层135可以形成在多个沟槽127中。

参考图12和图18，根据本发明构思的示例性实施例，防抛光图案139和139b可以包括设置在沟槽键27的上表面上的第一防抛光图案139和设置在多个沟槽127中的每个沟槽的底表面上的第二防抛光图案139b。第二防抛光图案139b的厚度可以小于第一防抛光图案139的厚度。

参考图12和图19，根据本发明构思的示例性实施例，在形成防抛光图案139和139b之前，可以在沟槽键27上形成掩模层137。掩模层137可以部分地覆盖沟槽键27并且可以暴露出多个沟槽127。在使用例如激光照射工艺、离子注入工艺或其组合在沟槽键27中形成防抛光图案139和139b之后，可以去除掩模层137。

参考图12和图20，根据本发明构思的示例性实施例，下部层132可以形成在衬底21上。沟槽键27可以形成在下部层132上。沟槽键27可以包括多个沟槽127。可以使用例如激光照射工艺、离子注入工艺或其组合来形成防抛光图案139和139b。防抛光图案139和139b可以包括：第一防抛光图案139，设置在沟槽键27的上表面上；以及第二防抛光图案139b，设置在多个沟槽127中的每个沟槽的底表面上且形成在下部层132中。例如，下部层132可以包括沟槽，第二防抛光图案139b可以设置在该沟槽中。填充层135可以形成在多个沟槽127中。沟槽键27、第一防抛光图案139和填充层135的上表面可以在基本相同的平面上被暴露出。

图21、图22和图23是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的横截面图。

参考图21，薄膜235可以形成在衬底21上。薄膜235可以包括诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物、诸如多晶硅之类的半导体或者其组合。在本发明构思的示例性实施例中，薄膜235可以包括多晶硅。

参考图22，可以使用例如激光照射工艺、离子注入工艺或其组合在薄膜235中形成防抛光图案239。

参考图23，可以使用cmp工艺使薄膜235凹陷，使得防抛光图案239可以从其突出。例如，可以暴露出防抛光图案239。在cmp工艺中，防抛光图案239的材料去除率可以低于薄膜235的材料去除率。在执行cmp工艺时，薄膜235可以比防抛光图案239更快地凹陷。凹陷薄膜235的上表面可以形成为低于防抛光图案239的上端。凹陷薄膜235可以部分地覆盖防抛光图案239的侧表面。薄膜235的凹陷上表面离防抛光图案239的上表面变得越远，防抛光图案239变得被暴露出得越多。例如，可以暴露出防抛光图案239的下部。

在本发明构思的示例性实施例中，凹陷薄膜235和防抛光图案239可以包括多晶硅。防抛光图案239可以对应于设计图案。

图24是示出了根据本发明构思的示例性实施例的形成半导体器件的方法的横截面图。

参考图24，在形成防抛光图案239之前，可以在薄膜235上形成掩模层237。掩模层237可以部分地暴露出薄膜235的上表面。可以使用例如激光照射工艺、离子注入工艺或其组合在薄膜235中形成防抛光图案239。在形成防抛光图案239之后，可以去除掩模层237。

根据本发明构思的示例性实施例，可以提供一种形成半导体器件的方法，包括形成防抛光图案和执行cmp工艺。在执行cmp工艺时，防抛光图案可以防止设计图案的边缘塌陷。可以实现具有期望图案的半导体器件。

尽管已经参考本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。