调整集成电路的方法与流程
本揭示内容是关于一种调整集成电路的方法，特别是关于一种调整集成电路时序与耗能的方法。
背景技术：
集成电路制造包括意欲减少在制造制程期间引入的集成电路中的缺陷的步骤。晶圆检查及清洗步骤从晶圆表面识别并去除颗粒以减少与光阻剂沉积、光微影或图案传递、基板蚀刻、及/或用光学相容材料的金属填充蚀刻特征的制造操作的干涉。
集成电路设计包括保护元件免于在制造制程期间引入的集成电路中的缺陷的特征。当主元件特征例如受制造缺陷损坏时，复本或闲置元件特征提供备份的功能。
技术实现要素：
一种方法包括以下步骤：识别在电线布局中第一位置处的第一电线；加宽第一位置处的第一电线以变为加宽第一电线；关于第一参数，计算加宽第一电线的效能结果；以及比较加宽第一电线的效能结果与第一参数效能阈值。电线布局中邻近于第一位置的第二位置为第一空位置。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据工业标准实务，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。
图1根据本揭示案的一些实施例为半导体元件的方块图；
图2a及图2b根据一些实施例为在电线宽度调整制程之前及之后的集成电路的电线的平面图；
图3a及图3b根据一些实施例为调整电线宽度调整制程的方法的流程图；
图4a及图4b根据一些实施例为在电线宽度调整制程之前及之后的集成电路的电线的平面图；
图5a及图5b根据一些实施例为在电线宽度调整制程中重新布置的集成电路的电线的平面图；
图6a及图6b根据一些实施例为集成电路中的电线的位置、及集成电路的计算机辅助设计(computeraideddesign；cad)布局中的位置(表示经受电线宽度调整的电线)的平面图；
图7根据一些实施例为用于设计集成电路布局设计的系统的示意图；
图8根据一些实施例为用于制造集成电路的制造系统的方块图。
【符号说明】
100半导体元件
102巨集
104a电线布置
104b电线布置
200电线阵列
201分隔间隔
202第一组电线
204第二组电线
206a空位置
206b空位置
208电线
210电线
212电线
220电线阵列
221分隔间隔
222第一组电线
224第二组电线
226a空位置
226b空位置
228电线
230电线
232电线
300方法
302操作
304操作
306操作
308操作
310操作
312操作
314操作
316操作
360方法
362操作
364操作
366操作
368操作
370操作
372操作
374操作
376操作
378操作
380操作
382操作
400第一布局
401集成电路
402电线阵列
404多条电线
404a电线
404b电线
404c电线
406原始电线宽度
406a开放线位置
406b开放线位置
440第二布局
442多条电线
444加宽电线阵列
444a加宽电线
444b加宽电线
444c加宽电线
448第一加宽电线宽度
450第二加宽电线宽度
500第一电路布局
501集成电路
502布局位置阵列
502a装填布局位置
502b装填布局位置
502c装填布局位置
502d空布局位置
502e装填布局位置
502f空布局位置
502g装填布局位置
502h装填布局位置
504a电线
504b电线
504c电线
506电线
508电线
510电线
512原始宽度
540第二电路布局
544a加宽电线
544b加宽电线
544c加宽电线
544d重新加宽电线
546重新安置电线
552加宽宽度
554加宽宽度
556加宽宽度
558重新加宽宽度
600第一电路布局
601集成电路
602电线布局位置阵列
604电线
606电线
608a电线
608b电线
608c电线
608d电线
640计算机辅助设计(cad)布局
642阵列位置
642a阵列位置
642b阵列位置
642c阵列位置
642d阵列位置
642e阵列位置
642f阵列位置
642g阵列位置
642h阵列位置
644加宽电线标记
646加宽电线标记
700eda系统
702硬件处理器
704非短暂计算机可读取储存媒体
706指令
707标准单元库
708总线
710i/o接口
712网络接口
714网络
742用户界面
800制造系统
820设计室
822ic设计布局图
830遮罩室
832数据准备
844遮罩制造
845遮罩
850icfab
852晶圆制造
853半导体晶圆
860ic元件
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实现各个实施例的不同特征。下文描述部件、值、操作、材料、布置、或类似项的特定实例，以简化本揭示案。当然，此等实例仅为实例且不意欲为限制性。考虑其他部件、值、操作、材料、布置、或类似项。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述各实施例及/或配置之间的关系。
另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包含元件在使用或操作中的不同的方向。设备可为不同朝向(旋转90程度或在其他的方向)及可因此同样地解释在此使用的空间相对的描述词。
集成电路包含连接彼此间隔的电路部分的电线。集成电路的一些层包含大量互连电线。计算系统用于生成及更改集成电路的设计及布局，包括具有互连电线的集成电路的层，以帮助改进使用由计算系统生成的设计及布局的制造制程之后的集成电路的效能。集成电路制造进一步包括意在防止制造制程期间产生的缺陷、或减少制造制程期间产生缺陷的频率及影响的操作。在一些集成电路制造制程中，更改由计算系统生成的设计及布局以减少制造缺陷的可能性。在一些实施例中，更改设计及布局以调谐连接至电路特征的电路元件的效能，或调谐集成电路的综合效能。
集成电路的一些层(包括互连层)包含连接晶体管、记忆体单元、被动元件、或集成电路的其他部件以使电路系统起作用的电线及通孔。在一些情况中，电线阵列中的电线经排列(布置)成具有最小宽度及由集成电路的设计规则决定的最小分隔间隔。布置集成电路的电线保持顺序并节省整个电路系统布局中的空间。随着电线尺寸减小及相邻电线之间的间距减小，制造缺陷(诸如开口)(打断电线，从而防止电流在电线端部之间的流动)变得愈来愈频繁。具有较小电线尺寸及较小电线之间的间距间隔的集成电路对缺陷更敏感，此等缺陷防止电线在处理步骤(诸如光微影沉积、图案传递、线性蚀刻、或金属沉积)期间正确地形成。
在一些情况下，集成电路制造商通过增大一些电线的宽度以减少“致命”缺陷(诸如电线开口)发生的可能性，来预测及抵抗与电线开口关联的制造误差。在一些情况中，“致命”缺陷为半导体元件中防止半导体元件的一些或全部起预期作用的缺陷。在一些实施例中，对互连层中的分隔电线执行电线加宽，亦称为电线宽度调整。在一些实施例中，对电线阵列中的选定电线执行电线加宽，其中选定电线邻接电线阵列中的空间隙或空位置(空轨道)。在一些实施例中，电线加宽步骤包括：在电线宽度达到大于初始电线宽度的第二电线宽度之前，首先增大，随后减小电线的宽度。在一些实施例中，电线加宽步骤包括：从初始电线宽度进行单个宽度调整至大于初始电线宽度的第二电线宽度。
在一些实施例中，当电线经历宽度调整时，将最接近空位置的电线的边缘移动地更靠近空位置，或进入空间隙中。在一些实施例中，调整电线的两侧以更改电线在接近空位置或空间隙的位置处的宽度。在加宽电线的一些实施例中，在两个方向上加宽在电线的两侧上具有空间隙/空位置的电线(例如，将电线的两侧向外偏移向阵列的最接近空位置至正被移动的一侧)。未加宽电线具有初始电线宽度。加宽电线具有大于电线的初始宽度的第二电线宽度。根据一些实施例，当电线阵列具有空间隙/空位置时，在空电线间隙的每侧上的电线朝向阵列中空位置加宽。在一些实施例中，当电线阵列中的位置处的电线经历加宽时，保持电线之间的最小间距。在一些实施例中，保持最小间距以帮助防止相邻电线的非故意耦接，或帮助防止相邻电线之间的介电材料的击穿。
图1根据本揭示案的至少一个实施例为半导体元件100的方块图。在图1中，半导体元件100包括电路巨集(以下称为巨集)102等。在一些实施例中，巨集102为晶体管巨集。在一些实施例中，巨集102为除了晶体管巨集外的巨集。在一些实施例中，巨集102为互连结构巨集。巨集102包括一或多个标准单元适配布置104a等。在一些实施例中，巨集102在集成电路的相同层上具有多个互连电线。在一些实施例中，巨集102包括一或多个电线布置104a-b等。在包括一或多个电线布置104a-b的一些实施例中，布置104a不同于布置104b。电线布置104a及电线布置104b中的每一者的实例包括基于在图5a至图5b、图6a至图6b、及图7等中的每一者所示的对应布局图而制造的半导体元件的部分。
集成电路包括经配置以执行预定电路功能的电路部件的群组。此种集成电路(ic)功能的实例包括接收信号、发送信号、ic与其他ic的部件之间的通信、储存数据、执行计算、管理ic功能(记忆体控制器、ic时序电路元件等等)、或其他适当功能。电路部件的群组可经预配置为标准单元，其在集成电路制造制程之前以集成电路布局制程布置。标准单元使用电路设计的预定方块或标准单元促进简化电路效能模拟。标准单元库的一些实施例包括纯数字电路部件。标准单元库的一些实施例包括纯模拟电路部件。一些标准单元库包括经配置以在单个集成电路中一起操作的数字与模拟电路部件的混合。
在一些情况下，集成电路制造包括使用元件库中的标准单元以简化集成电路的设计制程。在一些实施例中，使用库中标准单元的简化设计制程限制了制造商最大化集成电路的电路部件密度的能力。标准单元在第一方向上具有标准单元长度及在第二方向上(不同于第一方向)具有标准单元宽度，以便邻接单元的单元边界对齐。在一些实施例中，集成电路包含连接集成电路的单元的电线。在一些实施例中，第二方向垂直于第一方向。集成电路互连结构的电线沿第一方向、第二方向、或与第一方向及第二方向成角度的第三方向定向。集成电路的一些单元包含互连电线的阵列。在一些实施例中，在电线阵列中将电线放置于规则间隔的位置(或“轨道”)处。在一些实施例中，具有电线阵列的单元由电线完全填充(例如，电线阵列中的每一位置在其上有电线安置)。在一些实施例中，电线阵列不完全填充(例如，电线阵列中的一或多个位置上没有电线)。在集成电路的布局中调整集成电路的电线阵列、或个别电线中的电线宽度，以产生具有可预测及稳定效能的预配置布局并在预配置布局的部分之间产生已知互动层。集成电路设计意在减少干涉并将电路元件的效能维持在要求参数内。为帮助保持完成电路系统中单元的效能特性在预期范围内，拓宽(例如，加宽、或伸展)电线阵列中的一些电线，以减少制造制程期间毁坏电路系统的缺陷的可能性。
图2a为集成电路的电线阵列200的平面图，其中阵列中的第一组电线202中的电线通过第二组电线204与阵列中的空位置206a及空位置206b分隔。第二组电线204中的电线均邻接阵列的至少一个空位置。阵列200的电线分隔开分隔间隔201，分隔间隔201在整个电线阵列200中重复。电线208邻接单个空位置206a、电线212邻接单个空位置206b、及电线210邻接空位置206a及空位置206b两者。根据电线宽度调整作业，电线208、电线210、及电线212中的每一者为电线加宽者的候选者，因为此等电线邻接电线阵列中的空位置。尽管图2a包括电线阵列中的电线，但本揭示案不限于集成电路中电线阵列的实施例，并且包含单线、双线、及邻接集成电路的非电线特征的电线，且能够从初始电线宽度经历如本文揭示的宽度调整，以减少制造制程期间断路或其他缺陷的风险。
图2b为集成电路的电线阵列220的平面图，其中电线分隔间隔221与电线分隔间隔201相同，且阵列220中的电线顺序对应于阵列200中的电线顺序。第一组电线222包含不邻接阵列的可见部分的空位置226a及空位置226b的电线，且第二组电线224中的电线邻接空位置226a及空位置226b。第一组电线222中的电线在尺寸及位置上(在阵列220内)对应于图2a中的第一组电线202中的电线，然而第二组电线224中的电线，当在位置上(阵列220内)对应于图2a中的第一组电线204中的电线时，具有大于图2a的电线组204中的对应电线的宽度。电线228比电线208宽且朝向空位置226a加宽(即，在间隔的一侧上横向伸展一距离)。电线232比电线212宽，且朝向空位置226b加宽。电线230比电线210宽且朝向空间隙226a及空间隙226b两者加宽(即，在间隔的两侧上横向伸展一距离)。图2b为集成电路中通用宽度调整的结果，其中能够进行宽度调整的每条电线，通过邻近于电线中的空间隙或空位置，经加宽以将电线加宽至大于原始宽度的宽度。在一些实施例中，电线宽度调整为部分的，其中一些电线进行宽度调整，而一些电线剩下未改变(例如，未宽度调整)，尽管在电线布局中存在邻接未加宽电线的空间隙或空位置。
在一些实施例中，并非所有能够进行宽度调整的电线经改变以具有增大的电线宽度。尽管利用通用宽度调整减少了“致命”缺陷的风险，但加宽的电线将遭受与接地、其他电线或电路元件耦合的更大量的电容，并且消耗比未加宽电线更大量的功率。电容耦合不利地影响集成电路中元件的切换速度/频率，及增大的耗能在具有电池或储存功率的元件中增大了电路的热生成、减少了元件在不充电情况下可操作的时间。
通过减少集成电路的层中一些电线的加宽程度、或通过将加宽的电线数目减少至小于能够进行宽度调整的电线数目，来减轻宽度调整(例如，尤其增大耗能及减慢切换速度)的有害态样以保持宽度调整的益处(保护免于毁坏特征缺陷)。决定是否减少电线的加宽量、或决定是否完全加宽电线通过以下步骤来实现：比较加宽之前、加宽之后及电线加宽调整之后的集成电路中电线的模型化或计算rc(电阻/电容、或“电学”)效能以评估加宽集成电路上的电线或其部件的效果，以及完全加宽电线是否对集成电路或部件的耗能及切换速度有害。在加宽之前计算电线或电线阵列的rc、或电学效能，使得能够选择电线进行后续宽度调整以使其具有不同于初始加宽电线宽度的电线宽度。在宽度调整之后计算电线或电线阵列的rc或电学效能，使得宽度调整能够将电线或电线阵列的耗能及切换频率调整至使ic符合一或多个效能阈值或效能规范。
图3a根据一些实施例为调整集成电路中的电线宽度的方法300的流程图。在方法300中，操作302包括与生成电线电阻/电容(rc)表及将rc表提供至如下文揭示的电子设计自动化(eda)系统关联的步骤。在一些实施例中，eda系统用于生成在其上储存代码指令的电子格式计算机可读取媒体，以根据一些实施例生成集成电路的层布局。
在方法300中，操作304包括与生成集成电路的设计规则、及将所生成设计规则提供至如下文揭示的eda系统关联的步骤。生成集成电路的设计规则的步骤包括生成间距、电容及电阻界限，满足彼等间距、电容及电阻界限以产生具有预定效能结果集的集成电路。
方法300包括操作306，其中计算机系统执行电线宽度调整模型化。在一些实施例中，电线宽度调整模型化包括与识别集成电路的层中的电线(即进行后续电线宽度调整评估的候选电线)相关的操作。在一些实施例中，计算机系统为电子设计自动化(eda)系统或经配置以根据储存于元件或连接元件上的指令操作以调整集成电路的层中的电线宽度的一些其他计算设备。在一些实施例中，操作306接收来自操作302的输入(诸如电线rc调整表)以执行电线宽度调整模型化。
方法300包括操作308，其中评估集成电路的至少一个层中的电线的时序及耗能，以评估集成电路的全部耗能及切换速度。在一些实施例中，操作308包括决定集成电路的平均速度、及识别具有切换速度或连接至具有切换速度的电路元件的个别电线，此切换速度低于集成电路或集成电路层的平均速度。在一些实施例中，操作308包括评估个别电线的寄生电容效果，其减小个别电线或直接连接至个别电线的电路元件的切换速度。
方法300包括操作310，其中评估及更改电线宽度调整。在一些实施例中，操作306中的识别进行宽度调整的电线经受额外评估。在一些实施例中，额外评估包括基于未填充间隙，或接近候选进行宽度调整的电线的空区域，决定电线能够经历宽度调整而不干涉相邻电线或集成电路层中的其他电路元件的操作(例如，增加寄生电容)的量。在一些实施例中，一旦电线经历宽度调整，则电线经历另外评估以决定宽度调整电线或附近电线的效能，及，当附近电线或宽度调整电线的效能受宽度调整的不利影响时，宽度调整电线的第一调整宽度减小至不与集成电路层中的附近电线的效能干涉的第二调整宽度，并且在初始宽度调整之前仍然保持改善的效能特性。
方法300包括操作312，其中评估第一调整后或第二宽度调整后的宽度调整电线的时序及耗能。在一些实施例中，集成电路或集成电路层的综合效能经表征以决定是否授权进一步宽度调整。
方法300包括操作314，其中与集成电路层中电线(包括未调整及宽度调整两种电线)宽度关联的信息，由至少操作310及操作312产生，储存于计算机可读取储存媒体中并传输至如下文描述的eda系统。
方法300进一步包括操作316，其中来自未调整及宽度调整电线的信息(由至少操作310及312产生)用于生成集成电路的至少一个层的设计或布局以在制造制程中使用以满足集成电路的时序及效能规范，该等规范提供至由如上所述操作304描述的设计制程。
图3b根据一些实施例为调整宽度调整制程的方法360的流程图。方法360包括操作362，其中集成电路设计经历宽度调整。在一些实施例中，宽度调整包括其中电线经评估及/或模型化以进行加宽的第一步骤，及其中决定电线阵列中每一加宽电线的加宽量的第二步骤。在将材料沉积于基板上及在基板中蚀刻电线及/或填充电线的蚀刻通道之前，在制造制程的集成电路评估、开发及/或设计阶段执行宽度调整模型化。使用电线rc加宽表及集成电路的设计执行宽度调整模型化。rc加宽表包括基于制造商的集成电路的技术节点的规则或指南，用以加宽(或拓宽、或伸展)集成电路的电线，以减小电路系统的布线区域中ic的缺陷的可能性。几乎不具有宽度调整的缺陷包括遮蔽蚀刻、遮蔽图案转印(例如，光微影、或电子束微影)、遮蔽金属填充、或与在集成电路中制造布线关联的一些其他制造缺陷。在一些实施例中，宽度调整表包括关于电线宽度的推荐最大变化、电线宽度的推荐最小变化的指南，关于在加宽或伸展两条线的一或多者之前两条线的接近程度的指南，关于在加宽相邻电线的一或多者之后相邻电线的间隔的指南，及/或关于选择邻接电线阵列中空间隙、或在电线阵列的边缘处的两条线中的一者或两者以进行加宽的指南。宽度调整包括分析邻接集成电路中电线阵列中空位置的电线位置，及/或识别由其他电线邻接但期望经历宽度调整的电线，及将相邻电线的一或多者重新置于集成电路中其它地方的空位置。
方法360包括操作364，其中选择ic设计的电线进行评估。在方法的一些实施例中，选择ic设计中的所有电线进行评估。在方法的一些实施例中，仅选择操作305中加宽的电线进行评估。在方法的一些实施例中，选择在操作310中加宽的电线及布线布局中的相邻电线进行评估。
方法360包括操作366，其中评估来自操作364的每条选定电线以决定翻转率(即，计算电线的切换速度/频率)。评估电线的翻转率的步骤包括计算用于预加宽及后加宽电线宽度的电线的模型化翻转率、或切换频率。在一些实施例中，在制造制程之后量测翻转率以检验所计算的翻转率或切换频率匹配量测的翻转率或切换频率。翻转率或切换速率为信号沿电线传播的频率的量测值。在一些实施例中，宽度调整模型化包括关于基于特定设计的集成电路中电线的模型化切换速率、宽容度、或信号传输延迟的输入。在宽度调整模型化的一些实施例中，当电线的翻转率或该些电线上的信号传输延迟大于预定阈值时，调整待加宽的电线组中的许多电线以防止后续进行制造的集成电路的总体效能(例如，翻转率、切换速率等)的退化。在一些实施例中，在认为电线处于集成电路设计的相同层的模型化制程期间，评估电线的翻转率。在一些实施例中，在认为电线处于集成电路设计的相同层及相邻层的模型化制程期间，评估电线的翻转率。
方法360包括操作368，其中将选定电线的翻转率与ic设计的翻转率阈值(例如，时序效能、或切换频率阈值)比较。当选定电线的翻转率大于翻转率阈值时(即，当电线的翻转率不比翻转率阈值慢时)，则方法继续至操作372。当选定电线的翻转率低于翻转率阈值时(即，当电线的翻转率比翻转率阈值慢时)，则操作继续至操作370。在一些实施例中，增大耗能对应于增大集成电路的时序效能(例如，更快的切换速度)。然而，当集成电路的电阻减小时，时序效能亦增大。在一些实施例中，通过更改集成电路中鳍的尺寸来减小电阻。在一些实施例中，通过更改集成电路单元中鳍的数目来减小电阻。在至少一个实施例中，相比于集成电路的未改变单元，将集成电路单元的单位电阻减小约15％会导致时序效能约0.5％的增加。集成电路的时序效能包括finfet或晶体管、sram或dram或其他记忆体及/或储存部件、及置于其间的其他电路特征及互连(个别地或成块地)的切换或翻转效能的软件模拟。电线电阻随着集成电路层中的电线变宽而减小，但电线的电容及与相同层或不同层中的其他电线或接地的耦合亦减小。因而，评估时间效能，以决定拓宽电线是否不利地影响时序。
电线宽度调整更改了加宽电线的电特性。当电线变宽时，电线的尺寸增大且电线的电阻减小。在一些情况下，宽度调整影响加宽电线的切换频率。当电线的电容增大时切换频率减小。当加宽电线与相同层或不同层中的相邻电线之间的分隔距离、或与接地的耦合减小时，电容增大。通过模型化加宽之后的电线的电性质，基于所模型化电性质来针对各个电线进行加宽调整。执行加宽调整以减小加宽电线的耦合/电容。通过执行加宽调整，亦调整加宽电线的切换频率以减小集成电路部件的切换频率的分布。使切换频率的总体分布变窄会改善集成电路效能。在一些实施例中，使切换频率的分布变窄的步骤包括增大集成电路中晶体管的平均切换频率。通过使集成电路部件的切换频率的分布变窄，平均切换速度通过使缓慢切换的电路元件以较高速度操作而增大，因为连接至缓慢切换部件的电线具有减小的到来往电路部件的电流流动的阻抗。因而，集成电路的平均切换速度随着电线宽度调整增大以去除相邻电线之间的寄生电容，或减小集成电路中一些电线的电阻。具有较高时脉速度的集成电路通常比具有较低时脉速度的集成电路售价高，使得较高时脉速度电路更有利于制造及销售。宽度调整的一些实例包括识别在电线阵列中位置处具有缓慢切换速度的电线、将邻接缓慢电线的电线重新置于新位置、及加宽缓慢电线以更改缓慢电线的电性质。在一些情况下，集成电路中电线阵列中的缓慢电线不能进行宽度调整，但可以进行相邻电线的重新定位以在阵列中产生邻近于缓慢电线的空位置或空的位置。
方法包括操作370，其中调整选定电线、或层中邻接选定电线的电线的加宽程度。在一些情况下，通过减小电线宽度来调整电线的加宽程度。当首先加宽ic布局中的电线时，将电线的宽度从第一宽度调整至第二宽度，以减小制造缺陷损坏电线的可能性。电线加宽程度与电线宽度中变化大小有关。因而，宽度调整程度与第二宽度除以第一宽度的比率近似成比例。具有相同比率的电线具有相同的加宽度。具有大于第二加宽电线的比率的第一加宽电线具有大于第二电线的加宽程度。在一些实施例中，加宽程度保持相同(例如，电线宽度保持相同)，但调整电线位置以将加宽电线与相邻电线进一步分隔。在一些实施例中，将电线重新置于集成电路设计中的新位置以减小电线之间的互动作用。根据一些实施例，减小ic的相邻电线之间的互动作用的步骤包括减小电线与相邻电线的电容及/或减小电线与ic的接地的电容中的至少一者。在一些实施例中，增大电线的加宽程度(例如，增大加宽宽度，而不是减小)。在一些实施例中，减小电线的加宽程度，而不是增加(例如，在电线宽度调整中减小电线宽度)。在一些实施例中，在评估加宽电线的电效能之后，调整在电线阵列的空位置的相对侧处的两条电线的加宽程度。在一些实施例中，将加宽程度减小至零(例如，将加宽电线中的一或多条电线的宽度减小至电线的原始宽度)。
在宽度调整的一些实施例中，通过将电线的单侧朝向电线阵列中的开口及/或空位置偏移来调整电线宽度。在宽度调整的一些实施例中，通过将电线的两侧朝向电线阵列中的开口及/或空位置偏移来调整电线宽度。换言之，将电线部分的中心朝向电线阵列中空位置偏移一距离，此距离大于电线的调整宽度的一半。在一些实施例中，电线宽度调整过程包括调整邻接空位置的一条线的加宽程度。在一些情况下，调整电线加宽的步骤包括部分逆向加宽电线。在一些情况中，调整电线的加宽的步骤包括将电线完全逆向加宽至电线的原始宽度。在一些情况中，调整电线的加宽的步骤包括增大电线的加宽，还有第一加宽操作中电线的第一加宽量。在一些实施例中，电线宽度调整制程包括调整邻接空位置的相对侧的电线的加宽量。在一些情况中，通过识别电线阵列中具有超出电性质的规定范围的电性质的电线、将相邻于识别电线的电线重新置于电线阵列中的新位置、及加宽识别电线以将电性质调整至落在电性质的规定范围内，而执行电线加宽。在一些情况中，电性质为电阻、电容、接地耦合、及/或切换频率的一或多者。
在一些实施例中，对加宽电线执行电线宽度调整以调整集成电路中电线的电容。当电线变宽时，较宽电线具有与集成电路中相同层中的相邻电线、及/或与在包含此加宽电线的层上方或下方的层中的相邻电线更大的电容互动作用的可能性。在一些实施例中，集成电路层中的加宽电线具有与集成电路的接地连接更大的电容互动作用的可能性。在集成电路的一些实施例中，增大的电容互动作用导致信号传输延迟、或减小的翻转频率、或减小的切换频率，从而延迟连接加宽电线连接的集成电路的第二部分的操作。评估集成电路中电线效能的时序特性的步骤包括评估电线的翻转频率、或信号传输比率何时满足目标时序约束(及电线为非临界的)，或不能满足目标时序约束(及电线为时序临界的)。在电线宽度调整之前、之间及之后，在集成电路布局及设计制程的不同阶段执行集成电路层及其中电线的时间特性的评估，以识别并调整倾向于制造缺陷或寄生电容的电线的宽度。在执行操作325之后，选定电线经历方法360的操作315。
方法360包括操作372，其中对于ic布局的选定电线(满足ic布局中电线类型的翻转速率规范)，对电线的电阻及电容、及/或耗能效能参数进行模型化(例如，基于ic中电线尺寸及相邻特征的接近程度，计算电阻及电容及/或耗能效能)。方法360包括操作374，其中将模型化电阻及电容、及耗能效能参数的结果与ic布局的效能规范及阈值进行比较。在一些实施例中，在安装于计算设备中的电路模拟软件中执行模型化及模型化结果的比较，此计算设备经配置以根据用户的指令调整ic布局的至少一条电线的参数，以在ic的制造操作之前满足ic设计的效能规范。当电阻、电容、及/或耗能的模型化值超过ic设计规范的阈值时，方法继续至操作376。当电阻、电容、及/或耗能的模型化值低于ic设计规范的阈值时，方法继续至操作378。
在类似于操作370的操作345中，如上所述，选定电线经历宽度调整，且因而变为宽度调整过的电线。电线宽度调整更改了电线或邻接电线的宽度及/或位置，以更改电线及/或邻接电线的电阻、电容及/或耗能，以产生具有低于ic设计的效能阈值的电阻、电容及/或耗能的模型化效能的ic设计的电线。在操作376之后，选定电线经历方法360的操作366。
方法360包括操作378，决定互连层的全部电线是否进行过宽度调整评估。当已经评估了互连层的少于全部的电线时，方法继续至操作364，其中选择ic布局的另一条电线进行模型化及效能评估。当已经评估了互连层的全部电线时，方法继续至操作380。操作380包括基于ic设计的电线的加宽，形成计算机辅助设计布局或包含信息的其他基于计算机的电子设计格式，信息关于加宽电线的位置、及ic设计的每层的电线的加宽程度。方法360进一步包括操作382，其中基于在操作380中生成的ic设计布局制造集成电路。
图4a及图4b根据一些实施例为在电线加宽制程之前及之后的集成电路的电线的平面图。在图4a中，图示集成电路401的第一布局400。第一布局400包括具有能够加宽的多条电线404的电线阵列402。电线404a及电线404b能够加宽，因为它们邻接开放线位置406a。电线404b及电线404c能够加宽，因为它们邻接开放线位置406b。因而，电线404a通过朝向开放线位置406a拓宽来加宽，电线404b可通过朝向开放线位置406a及开放线位置406b拓宽来加宽，以及电线404c可通过朝向开放线位置406b拓宽来加宽。在图4a中，电线全部具有原始电线宽度406。在一些情况中，电线阵列中的一些电线具有由个别电线的电流负戴、电线对耦合的敏感性、或设计体积电路的其他因素决定的不同原始宽度。对于本揭示案而言，原始电线宽度406为个别电线的原始宽度，尽管集成电路的部分中的电线的原始宽度之间有差异。所述原始电线宽度用于区分单条电线的宽度与对此电线执行电线加宽制程及/或电线宽度调整制程之后的宽度。
图4b为电线加宽之后的集成电路401的第二布局440的平面图。第二布局440包括多条电线442(具有开放线位置406a及开放线位置406b)及加宽电线阵列444(包括加宽电线444a、加宽电线444b及加宽电线444c)。在操作305中进行如上所述的电线加宽之后，加宽电线444a对应于未加宽电线404a。类似地，加宽电线444b对应于未加宽电线404b，以及加宽电线444c对应于未加宽电线404c。加宽电线444a朝向开放线位置406a加宽，加宽电线444c朝向开放线位置406b加宽，以及加宽电线444b朝向开放线位置406a及开放线位置406b两者加宽。
在一些实施例中，加宽电线444b超过ic401的效能参数的阈值，及执行加宽调整，以调整ic401的至少一个效能参数。因而，在第二布局440中，用修正加宽电线446替换加宽电线444b，从而具有小于第一加宽电线宽度448的第二加宽电线宽度450。通过远离开放线位置406a及开放线位置406b两者，加宽在加宽电线的两侧上的加宽电线44b的边，而生成修正加宽电线446。在一些实施例中，通过减小加宽电线的一侧上的宽度来生成修正加宽电线。未加宽电线404b(见图4a)具有原始电线宽度406。加宽电线444b具有大于原始电线宽度406的加宽电线宽度448。修正加宽电线446具有减小的电线宽度450，其反映电线404b加宽之后的宽度调整。在一些实施例中，减小的电线宽度450小于加宽电线宽度且大于原始电线宽度406。在一些实施例中，减小的电线宽度450与原始电线宽度406相同。在一些情况中，在评估电线的电性质时减小的电线宽度450与原始电线宽度406相同，从而决定电线的任何电线加宽关于具有原始电线宽度的电线的电性质对集成电路产生不利影响。
图5a及图5b根据一些实施例为在电线加宽制程中重新布置的集成电路501的电线的平面图。在图5a中，第一电路布局500具有位于布局位置阵列502中的位置处的多条电线(504a、504b、504c、506、508、及510)。布局位置阵列502包括装填布局位置502a～502c、装填布局位置502e、及装填布局位置502g-h及空布局位置502d及空布局位置502f。电线504a、电线504b、及电线504c能够进行电线加宽，因为它们邻接第一电路布局500中的空布局位置502d及空布局位置502f。
在图5b中，第二电路布局540包括集成电路制造制程期间电线加宽操作之后的布局位置阵列502，如下文图8描述。在第二电路布局540中，加宽电线544a从第一电路布局500替换电线504a，加宽电线544b从第一电路布局500替换电线504b，及加宽电线544c替换第一电路布局500的电线504c。加宽电线544a具有加宽宽度552，加宽电线544b具有加宽宽度554，及加宽电线544c具有加宽宽度556。加宽宽度552、加宽宽度554、及加宽宽度556大于原始宽度512。加宽电线544a、加宽电线544b、及加宽电线544c留在与电线加宽期间替换的原始宽度电线相同的位置处。
电线506在电线加宽操作期间移动位置。在第一电路布局500中，电线506位于布局位置502b处，及布局位置502f处于空位置。在第二电路布局中，布局位置502b为空位置，及布局位置502f包含对应于电线506的电线546。在一些实施例中，在电线加宽期间，电线在布局位置之间移动，以允许将电线加宽进由初始电线布局中重新安置的电线占据的布局位置中。在一些实施例中，电线在布局位置之间移动，以促进移动电线在新装填(以前为空)布局位置处电线加宽。
在一些实施例中，电线加宽期间重新安置电线使得重新安置电线与加宽电线接近，从而违反了集成电路的设计规则。电线544c在布局位置502e处为加宽电线，及重新安置电线546处于布局位置502f处。加宽电线544c具有加宽宽度556，其使得加宽电线544c与重新安置电线546接近。因而，作为制造制程的加宽操作的部分，加宽电线544c的加宽宽度556减小至小于加宽宽度556的重新加宽宽度558。通过减小加宽程度，重新加宽电线544d在重新安置电线546与重新加宽电线544d之间具有间隙，其中集成电路501中在符合集成电路501的设计规则的电线之间具有充足的介电材料。在给定技术节点或电路设计处，充足介电材料量为电线的电流负戴、介电材料的性质、相邻电线之间的电压差、及与防止集成电路501中发生电弧、短路或寄生电容相关的电路设计的其他方面的函数。
在图6a中，第一电路布局600在集成电路601中具有电线布局位置阵列602。电线布局位置602的一些由电线填充。电线604及电线606为加宽电线，及电线608a～608d为集成电路601的未加宽电线。电线604朝向空布局位置602d加宽，及电线606朝向空位置602d及602f加宽。在图6b中，集成电路601的计算机辅助设计(cad)布局640具有对应于第一电路布局600中的电线位置阵列602的电线位置阵列642。cad布局640包括关于第一电路布局600的加宽电线的信息，包括布局640中的加宽电线的位置。第一电路布局600的布局位置602c处的加宽电线604对应于cad布局640的阵列位置642c处的加宽电线标记644。类似地，第一电路布局600的布局位置602e处的加宽电线606对应于cad布局640的阵列位置642e处的加宽电线标记646。
cad布局640包括加宽电线标记信息。加宽电线标记信息将关于电线宽度、电线长度、校正特征、及与使用图案化信息在集成电路中制造电线阵列相关的其他态样的信息，提供至图案化模板标记(诸如光微影或电子束主光罩制造商)。在一些实施例中，cad布局640仅包括加宽电线标记信息。在一些实施例中，cad布局640包括加宽电线标记信息与未加宽电线标记信息的组合。加宽电线标记信息将关于电线宽度、电线位置、校正特征、及与集成电路中制造电线阵列相关的其他态样的信息，提供至图案化模板制造商。加宽电线标记信息与第一电路布局中的布局位置相关。基于电线标记信息，制造图案化模板，诸如光微影主光罩、电子束主光罩或用于在集成电路基板上掩蔽材料中生成图案的其他元件。电线标记信息用作cad档案与布局档案之间的转换步骤，cad档案描述集成电路中特征的布局，及布局档案描述基础或其他图案化模板的特征。在一些情况中，基于描述集成电路中线路布局的cad档案生成图案化模板布局，及图案化模板布局需要在电线加宽操作之后进行更改。诸如加宽电线标记646的加宽电线标记包括与更改图案化模板布局相关的信息，以仅将对图案化模板布局的更改目标定位于其中加宽电线位于集成电路布局中的区域。
图7根据一些实施例为电子设计自动化(eda)系统700的方块图。例如使用根据一些实施例的eda系统700，可实施根据一或多个实施例生成单元布局图的本文所述方法。在一些实施例中，eda系统700为通用计算设备，包括硬件处理器702及非短暂计算机可读取储存媒体704。另外，储存媒体704使用计算机程序代码706编码，即储存计算机程序代码706，计算机程序代码706即为可执行指令集合。硬件处理器702执行指令706表示(至少部分地)eda工具，其根据一或多个(以下，提及的制程及/或方法)实施如本文所述方法的部分或全部。
处理器702经由总线708电耦接至计算机可读储存媒体704。处理器702亦经由总线708电耦接至i/o接口710。网络接口712亦经由总线708电连接至处理器702。网络接口712连接至网络714，以便处理器702及计算机可读储存媒体704能够经由网络714连接至外部元件。处理器702经配置以执行在计算机可读储存媒体704中编码的计算机程序代码706，以致使系统700对于执行所述制程及/或方法的部分或全部是有用的。在一或多个实施例中，处理器702为中央处理器(centralprocessingunit；cpu)、多处理器、分散式处理系统、特殊应用集成电路(applicationspecificintegratedcircuit；asic)、及/或适当处理单元。
在一或多个实施例中，计算机可读储存媒体704为电子、磁性的、光学的、电磁的、红外线及/或半导体系统(或设备或元件)。例如，计算机可读储存媒体704包括半导体或固态记忆体、磁带、可移动计算机磁片、随机存取记忆体(randomaccessmemory；ram)、只读记忆体(read-onlymemory；rom)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体704包括只读光盘记忆体(compactdiskreadonlymemory；cd-rom)、读/写光盘(cd-r/w)、及/或数字视频光盘(digitalvideodisc；dvd)。
在一或多个实施例中，储存媒体704储存计算机程序代码706(或程序指令)，此计算机程序代码706经配置以致使系统700(其中此种执行至少部分地表示eda工具)对于执行所述制程及/或方法的部分或全部是有用的。在一或多个实施例中，储存媒体704亦储存促进执行所述制程及/或方法的部分或全部的信息。在一或多个实施例中，储存媒体704储存包括如本文揭示的此种标准单元的标准单元库707。
eda系统700包括i/o接口710。i/o接口710耦接至外部电路系统。在一或多个实施例中，i/o接口710包括键盘、键区、鼠标、轨迹球、轨迹板、触控屏幕、及/或游标方向键以用于与处理器702交换信息及命令。
eda700亦包括耦接至处理器702的网络接口712。网络接口712允许系统700与网络714通信，一或多个其他计算机系统连接至网络714。网络接口712包括无线网络接口，诸如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1364。在一或多个实施例中，在两个或两个以上系统700中实施所述制程及/或方法的部分或全部。
系统700经配置以经由i/o接口710接收信息。经由i/o接口710接收的信息包括指令、数据、设计规则、标准单元库、及/或用于通过处理器702处理的其他参数的一或多者。信息经由总线708传递至处理器702。eda系统700经配置以经由i/o接口710接收有关使用者界面(userinterface；ui)的信息。信息储存在作为ui742的计算机可读媒体704中。
在一些实施例中，所述制程及/或方法的部分或全部实施为通过处理器执行的独立软件应用。在一些实施例中，所述制程及/或方法的部分或全部实施为一软件应用，此软件应用为额外软件应用的一部分。在一些实施例中，所述制程及/或方法的部分或全部实施为一软件应用的外挂程序。在一些实施例中，所述制程及/或方法的至少一个实施为一软件应用，此软件应用为eda工具的部分。在一些实施例中，所述制程及/或方法的部分或全部实施为由eda系统700使用的软件应用。在一些实施例中，包括标准单元的布局图使用诸如
在一些实施例中，制程作为在非暂态计算机可读记录媒体中储存的程序的功能实现。非暂态计算机可读记录媒体的实例包括但不限制于，外部的/可移动的及/或内部的/嵌入的储存器或记忆体单元，例如，诸如dvd的光盘、诸如硬盘的磁片、诸如rom、ram记忆体卡等的半导体记忆体的一或多者。
图8根据一些实施例为集成电路(ic)制造系统800及与其关联的ic制造流程的方块图。在一些实施例中，基于布局图，使用制造系统800制造(a)一或多个半导体光罩或(b)半导体集成电路层中的至少一个元件的至少一者。
在图8中，ic制造系统800包括实体，诸如设计室820、遮罩室830及ic制造商/制造者(fabricator；fab)850，其与制造ic元件860相关的设计、开发及制造循环及/或服务彼此相互作用。系统800中的实体由通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为各种不同网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。每个实体与一或多个另外实体相互作用且提供服务至一或多个另外实体及/或从一或多个另外实体接收服务。在一些实施例中，设计室820、遮罩室830及icfab850的两个或两个以上由单个更大公司所拥有。在一些实施例中，设计室820、遮罩室830及icfab850的两个或两个以上共存于共用设施中且使用共用资源。
设计室(或设计组)820生成ic设计布局图822。ic设计布局图822包括针对ic元件860设计的各种几何图案。几何图案对应于组成待制造的ic元件860的各种部件的金属、氧化物或半导体层的图案。各种层组合以形成各种ic特征。举例而言，ic设计布局图822的部分包括各种ic特征，诸如主动区域、栅电极、源极及漏极、层间互连的导线或通孔、及用于接合垫的开口，此等ic特征形成于半导体基板(诸如硅晶圆)中及各种材料层(设置于此半导体基板上)中。设计室820实施适合的设计程序以形成ic设计布局图822。设计程序包括逻辑设计、实体设计及/或放置及布线的一或多者。ic设计布局图822存在于具有几何图案信息的一或多个数据档案中。例如，ic设计布局图822可以gdsii文档格式或dfii档案格式表示。
遮罩室830包括数据准备832及遮罩制造844。遮罩室830使用ic设计布局图822制造一或多个遮罩845，遮罩845待用于根据ic设计布局图822制造ic元件860的各种层。遮罩室830执行遮罩数据准备832，其中ic设计布局图822转换成代表性数据档案(representativedatafile；“rdf”)。遮罩数据准备832将rdf提供至遮罩制造844。遮罩制造844包括遮罩写入器。遮罩写入器将rdf转换成一基板上的影像，基板诸如遮罩(主光罩)845或半导体晶圆853。设计布局图822由光罩数据准备832操纵以符合光罩写入器的特定特性及/或icfab850的要求。在图8中，将遮罩数据准备832及遮罩制造844图示为分离元件。在一些实施例中，遮罩数据准备832及遮罩制造844可统一称为遮罩数据准备。
在一些实施例中，遮罩数据准备832包括光学邻近校正(opticalproximitycorrection；opc)，其使用微影增强技术以补偿像差，诸如可能由绕射、干涉、其他制程效应等引起的像差。opc调整ic设计布局图822。在一些实施例中，遮罩数据准备832包括另外解析程度增强技术(resolutionenhancementtechniques；ret)，诸如离轴照明、亚解析程度辅助特征、相变遮罩、其他适合技术等或其组合。在一些实施例中，亦可使用反相微影技术(inverselithographytechnology；ilt)，其将opc视为逆像问题。
在一些实施例中，遮罩数据准备832包括遮罩规则检查器(maskrulechecker；mrc)，其利用一组遮罩产生规则检查已经在opc中经受制程的ic设计布局图822，此等规则包括某些几何及/或连接性限制以确保充足余量，以解决半导体制造制程中的变化性等等。在一些实施例中，mrc修改ic设计布局图822以补偿遮罩制造844期间的限制，其可撤销由opc执行的部分修改以符合遮罩产生规则。
在一些实施例中，遮罩数据准备832包括微影过程检查(lithographyprocesschecking；lpc)，其模拟将由icfab850实施的处理以制造ic元件860。lpc基于ic设计布局图822模拟此处理以产生模拟制造元件，诸如ic元件860。lpc模拟中的处理参数可包括与ic制造周期的各种过程关联的参数、与用于制造ic的工具关联的参数、及/或制造制程的其他态样。lpc考虑了各种因素，诸如空间成像对比、焦深(depthoffocus；“dof”)、遮罩错误改进因素(maskerrorenhancementfactor；“meef”)、其他适当因素等或其组合。在一些实施例中，在由lpc已经产生模拟制造的元件后，若模拟元件不足够接近形状以满足设计规则，则重复opc及/或mrc以进一步改进ic设计布局图822。
应理解，为了简明的目的，遮罩数据准备832的以上描述已经简化。在一些实施例中，数据准备832包括诸如逻辑操作(logicoperation；lop)的附加特征以根据制造规则更改ic设计布局图822。另外，在数据准备832期间应用于ic设计布局图822的制程可以各种不同顺序执行。
在遮罩数据准备832之后及遮罩制造844期间，基于修改的ic设计布局图822制造遮罩845或遮罩组845。在一些实施例中，遮罩制造844包括基于ic设计布局图822执行一或多次微影曝光。在一些实施例中，使用电子束(electron-beam；e-beam)或多个电子束的机构以基于修改的ic设计布局图822在遮罩(光罩或主光罩)845上形成图案。遮罩845可以各种技术形成。在一些实施例中，使用二元技术形成遮罩845。在一些实施例中，遮罩图案包括暗区及透明区。用于曝光已经涂覆在晶圆上的影响敏感材料层(例如，光阻剂)的辐射束，诸如紫外线(uv)束，由暗区阻断及透射穿过透明区。在一个实例中，遮罩845的二元遮罩版本包括透明基板(例如，熔凝石英)、及涂覆在二元光罩的暗区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成遮罩845。在遮罩845的相移遮罩(phaseshiftmask；psm)版本中，形成于相移遮罩上的图案中的各种特征，经配置以具有适当相位差以提高解析程度及成像品质。在各种实例中，相移遮罩可为衰减psm或交替psm。由遮罩制造844生成的遮罩用于各种制程中。例如，此种遮罩用于离子注入制程中以在半导体晶圆853中形成各种掺杂区域，用于蚀刻制程中以在半导体晶圆853中形成各种蚀刻区域，及/或用于其他适当制程中。
icfab850包括晶圆制造852。icfab850为ic制造公司，包括用于制造各种不同ic产品的一或多个制造设施。在一些实施例中，icfab850为半导体制造厂。例如，可能存在用于多个ic产品的前端制造(前段((front-end-of-line；feol)制造)的制造设施，同时第二制造设施可为ic产品的互连及包装提供后端制造(后段(back-end-of-line；beol)制造)，且第三制造设施可为制造公司提供其他服务。
icfab850使用由遮罩室830制造的遮罩845制造ic元件860。因而，icfab850至少间接地使用ic设计布局图822制造ic元件860。在一些实施例中，半导体晶圆853通过icfab850使用遮罩845形成ic元件860来制造。在一些实施例中，ic制造包括至少间接地基于ic设计布局图822而执行一或多个微影曝光。半导体晶圆853包括硅基板或具有形成于其上的材料层的其他适合基板。半导体晶圆853进一步包括各种掺杂区、介电质特征、多级互连等(在后续制造步骤中形成)的一或多者。
关于集成电路(ic)制造系统(例如，图8的系统800)的细节及与其关联的ic制造流程在以下文档中找到：例如，2016年2月9日授权的美国专利第9,256,709号；2015年10月1日公开的美国预授权公开案第20150278429号；2014年2月6日公开的美国预授权公开案第20140040838号；及2007年8月21日授权的美国专利第7,260,442号，以上各者的内容以引用的方式整个并入本文。
电线加宽为用以减小毁坏电路缺陷在制造制程期间发生的频率的技术。电线加宽更改了集成电路的电效能特性，从而增大了集成电路中电线的电容并降低此等电线的电阻。电线宽度调整为检查集成电路中加宽电线的效能及在加宽电线组中决定哪条电线对电路元件的时间具有负面影响，及减小负面影响电路时间的电线的加宽程度的制程。电线加宽的一些实施例包括在集成电路中邻接一个空布局位置的加宽电线。电线加宽的一些实施例包括重新安置一或多条电线以加宽重新安置电线、及/或加宽邻接重现安置电线的布局位置的电线的操作。在一些实施例中，加宽邻接重新安置电线的布局位置的电线，因为电线具有超出电路的规范的切换频率，及电线重新安置及电线加宽操作的组合更改切换频率以落在电路的规范内。
本揭示案的态样涉及一种方法，包括与以下关联的操作：识别电线布局中第一位置处的第一电线，其中电线布局中邻近于第一位置的第二位置为第一空位置；将第一位置处的第一电线加宽成变为加宽第一电线；关于第一参数，计算加宽第一电线的效能结果；以及将加宽第一电线的效能结果与第一参数效能阈值比较。在一些实施例中，第一方法进一步包括以下步骤：将具有第一调整宽度的加宽第一电线调整至具有不同于第一调整宽度的第二调整宽度。在一些实施例中，第二调整宽度大于第一调整宽度。在一些实施例中，第二调整宽度小于第一调整宽度。在一些实施例中，方法进一步包括以下步骤：重复以下操作：将具有第一调整宽度的加宽第一电线调整至具有不同于第一调整宽度的第二调整宽度；关于第一参数计算加宽第一电线的效能结果；以及比较加宽第一电线的效能结果与第一参数效能阈值，直到效能结果落在第一参数的效能阈值内。在一些实施例中，加宽第一电线的步骤包括：通过以下步骤增大第一电线的宽度：减小第一空位置的中心与第一电线的第一边缘之间的第一距离，第一电线的第一边缘比第一电线的第二边缘更靠近第一空位置，以及减小电线的第二边缘与第二空位置的中心之间的第二距离，第二空位置与第一空位置在第一电线的相对侧上。在一些实施例中，方法包括以下步骤：在邻接第一空位置的第三位置处加宽第二电线，其中第一电线与第二电线两者朝向第一空位置的中心加宽。在一些实施例中，方法进一步包括当重复以下步骤时：将具有第一调整宽度的加宽第一电线调整至具有不同于第一调整宽度的第二调整宽度；关于第一参数计算加宽第一电线的效能结果；以及比较加宽第一电线的效能结果与第一参数效能阈值直到效能结果落在第一参数的效能阈值内，将第一电线返回至初始第一电线宽度不使效能结果在效能阈值内。在一些实施例中，方法进一步包括以下步骤：在邻接第二位置的第三位置处调整第二电线的宽度；以及调整第二电线的宽度使得第二电线调整宽度大于调整之后第二电线宽度，且调整之后第二电线宽度大于第二电线初始宽度。在方法的一些实施例中，调整加宽的第一电线的步骤进一步包括保持第一电线与第二电线之间的分隔距离，第二电线与第一电线在第一空位置上相对。在一些实施例中，方法进一步包括以下步骤：计算在第一空间隙的相对侧上的第二电线的第一参数效能结果；比较第二电线的第一参数效能结果与第一参数效能阈值；以及决定第一加宽电线是否将经历重复的电线宽度调整。
在一些实施例中，上述的方法进一步包括将具有第一调整宽度的加宽第一电线调整至具有不同于第一调整宽度的第二调整宽度。
在一些实施例中，上述的方法中，第二调整宽度大于第一调整宽度。
在一些实施例中，上述的方法中，第二调整宽度小于第一调整宽度。
在一些实施例中，上述的方法，进一步包括重复以下步骤直到效能结果在第一参数的效能阈值内：将具有第一调整宽度的加宽第一电线调整至具有不同于第一调整宽度的第二调整宽度；关于第一参数，计算加宽第一电线的效能结果；以及比较加宽第一电线的效能结果与第一参数效能阈值。
在一些实施例中，上述的方法中，加宽第一电线的步骤进一步包括通过以下步骤增加第一电线的宽度：减少第一空位置的中心与第一电线的第一边缘之间的第一距离，第一电线的第一边缘比第一电线的第二边缘更靠近第一空位置；以及减少电线的第二边缘与第二空位置的中心之间的第二距离，第二空位置与第一空位置在第一电线的相对侧上。
在一些实施例中，上述的方法进一步包括在邻接第一空位置的第三位置处加宽第二电线，其中第一电线及第二电线两者朝向第一空位置的中心加宽。
在一些实施例中，上述的方法进一步包括当重复以下步骤时将第一电线返回至初始第一电线宽度不使效能结果在第一参数效能阈值内，直到效能结果在第一参数的第一参数效能阈值内：将具有第一调整宽度加宽第一电线调整至具有不同于该第一调整宽度的第二调整宽度；关于第一参数，计算加宽第一电线的效能结果；以及比较加宽第一电线的效能结果与第一参数效能阈值。
在一些实施例中，上述的方法进一步包括以下步骤：在邻接第二位置的第三位置处调整第二电线的宽度，其中调整第二电线的宽度，使得第二电线调整宽度大于调整之后的第二电线宽度，且在调整之后的第二电线宽度大于第二电线初始宽度。
在一些实施例中，上述的方法中，调整加宽第一电线的步骤进一步包括保持第一电线与第二电线之间的分隔距离，第二电线与第一电线相对于第一空位置。
在一些实施例中，上述的方法进一步包括以下步骤：计算在第一空位置的相对侧上的第二电线的第一参数效能结果；比较第二电线的第一参数效能结果与第一参数效能阈值；以及决定加宽第一电线是否进行重复的电线宽度调整。
本揭示案的态样涉及一种方法，包括与以下关联的操作：在电线阵列中识别在第一位置处邻近于第二电线的第一电线，第二电线具有超出切换频率规定界限的切换频率；计算与第二电线加宽宽度关联的宽度调整程度以使第二电线的切换频率落在切换频率规定界限内；决定加宽第二电线与第一电线之间的间隙小于电线阵列中的电线之间的最小分隔距离；将第一电线重新安置于电线阵列中的第二位置；以及将第二电线的宽度调整至第二电线加宽宽度。在一些实施例中，调整第二电线的宽度的步骤包括当保持第二电线与最接近电线之间的至少最小分隔距离时增大第二电线的宽度，此最接近电线在电线阵列中的第一位置的相对侧上。在一些实施例中，方法包括调整在电线阵列中第一位置的相对侧处的第三电线的宽度。在一些实施例中，方法包括，在调整第二电线的宽度之后，计算加宽第二电线的切换频率；以及减小加宽第二电线的调整宽度以更改加宽第二电线的切换频率。在一些实施例中，方法进一步包括与以下关联的操作：调整在第一位置的相对侧处的第三电线的宽度调整，以更改第三电线与加宽第二电线的电容。
在一些实施例中，上述的方法中，调整第二电线的宽度的步骤进一步包括当保持第二电线与最接近电线之间的至少最小分隔距离时增大第二电线的宽度，最接近电线在电线阵列中的第一位置的相对侧上。
在一些实施例中，上述的方法进一步包括调整在电线阵列中的第一位置的相对侧处的第三电线的宽度。
在一些实施例中，上述的方法进一步包括在调整第二电线的宽度之后的步骤：计算加宽第二电线的切换频率；以及减小加宽第二电线的调整宽度以更改加宽第二电线的切换频率。
在一些实施例中，上述的方法进一步包括调整在第一位置的相对侧处的第三电线的宽度调整量，以更改第三电线与加宽第二电线的电容。
本揭示案的态样涉及一种其上储存有指令的计算机可读取媒体，指令指示电子设计自动化(eda)系统执行意在减小集成电路的耗能的操作，操作包括：选择电线阵列中的第一电线，其中第一电线具有第一宽度且与阵列中空位置邻接；根据集成电路设计的电阻/电容(rc)将第一电线的宽度调整至第二宽度；计算加宽第一电线的耗能；以及减小第一电线的调整宽度，其中第一电线在减小调整宽度之后，具有小于第二宽度的第三宽度，及第二耗能。在一些实施例中，储存指令进一步指示eda系统执行操作，包括在阵列中调整至少一条第二电线的宽度，至少一条第二电线与第一电线在空位置的相对侧上，其中调整第二电线的宽度朝向第一电线与第二电线之间的空位置。在一些实施例中，储存指令进一步指示eda系统执行操作，包括将第一电线的宽度逆向调整至原始宽度。在一些实施例中，储存指令进一步指示eda系统执行操作，包括减少邻接电线阵列中的空位置的每一电线的宽度调整。
在些实施例中，上述的计算机可读取媒体中，储存指令进一步指示eda系统执行操作，包括在阵列中调整至少一条第二电线的宽度，至少一条第二电线与第一电线在空位置的相对侧上，其中调整第二电线的宽度朝向第一电线与第二电线之间的空位置。
在些实施例中，上述的计算机可读取媒体中，储存指令进一步指示eda系统执行操作，包括将第一电线的宽度的调整逆向至原始宽度。
在些实施例中，上述的计算机可读取媒体中，储存指令进一步指示eda系统执行操作，包括减少邻接电线阵列中的空位置的每一电线的宽度调整量。
上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下产生本文的各种变化、替代及更改。
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