二极管及其制备方法与流程

[0001]
本发明涉半导体器件技术领域，尤其涉及一种二极管及其制备方法。


背景技术：

[0002]
高压自举二极管属于功率二极管，主要应用在ipm(智能功率模块)中，其特点是自身集成一个电阻，阻值可以根据需求来制定。在ipm中，自举二极管起到隔离直流母线高压和控制电源低压的作用，必须阻断直流干线上的高压，才能保护ic器件不受损坏。自举二极管的耐压，反向恢复时间以及正向导通压降都是其重要参数。
[0003]
在传统的高压自举二极管的制备方法中，通过采用淀积多晶硅的方法形成电阻，具体地，该方法中先淀积多晶硅薄膜，然后再根据需要刻蚀多晶硅薄膜形成所需图案的电阻层；之后，为了降低二极管的反向恢复时间，通常在获得电阻层后要对主结区进行扩铂处理。此时，由于电阻层占用了一部分主结区的区域，因此，被电阻层占用的主结区的区域将无法进行扩铂处理，同时，铂扩散也会影响电阻层的电阻值，从而导致自举二极管的电阻值以及反向恢复时间难以控制。


技术实现要素：

[0004]
本发明的目的在于提供一种二极管及其制备方法，以解决现有技术中主结区扩铂不完全造成反向恢复时间长，且电阻层受扩铂影响电阻值难以控制的问题。
[0005]
一种二极管的制备方法，包括以下步骤：
[0006]
提供表面形成有外延层的衬底，所述外延层的表面包括主结区和包围所述主结区的非主结区；
[0007]
在所述非主结区的表面形成隔离层，并形成与所述主结区位置对应的主结槽；
[0008]
对所述主结槽的底面进行扩铂处理；
[0009]
在所述扩铂处理后的所述主结槽的底面形成电阻层，得到中间器件；其中，所述电阻层在所述主结区的投影面积小于所述主结区的面积；
[0010]
在所述中间器件的正面形成与所述主结区连接并与所述电阻层绝缘设置的阳极，和位于所述电阻层的表面且与所述阳极绝缘设置的电阻电极；
[0011]
在所述中间器件的背面形成阴极。
[0012]
优选地，在所述非主结区的表面形成隔离层，并形成与所述主结区位置对应的主结槽，包括：
[0013]
在所述外延层的表面形成隔离膜；
[0014]
刻蚀所述主结区对应的隔离膜，形成所述隔离层和所述主结槽。
[0015]
优选地，在所述扩铂处理后的所述主结槽的底面形成电阻层，包括：
[0016]
在所述隔离层和扩铂处理后的所述主结槽的底面形成多晶硅薄膜；
[0017]
对所述多晶硅薄膜进行离子注入和退火处理；
[0018]
刻蚀去除退火处理后所述隔离层的表面的多晶硅薄膜；
[0019]
刻蚀所述主结槽中部分区域的多晶硅薄膜，形成所述电阻层。
[0020]
优选地，刻蚀所述主结槽中部分区域的多晶硅薄膜，形成所述电阻层，包括：
[0021]
刻蚀所述主结槽中与部分边缘接触的区域的多晶硅薄膜，所述电阻层与所述主结槽的部分边缘相连接；
[0022]
或者，
[0023]
刻蚀所述主结槽中边缘的环形区域的多晶硅薄膜，所述电阻层与所述主结槽边缘设置有间隙。
[0024]
优选地，在所述中间器件的正面形成与所述主结区连接并与所述电阻层绝缘设置的阳极，和位于所述电阻层的表面且与所述阳极绝缘设置的电阻电极，包括：
[0025]
在所述中间器件的正面通过积淀形成金属层；
[0026]
刻蚀部分所述主结槽以及部分所述隔离层表面区域的金属层，形成所述阳极和所述电阻电极。
[0027]
一种二极管，包括：
[0028]
衬底；
[0029]
外延层，形成于所述衬底的表面，包括主结区以及包围所述主结区的非主结区；
[0030]
隔离层，形成于所述非主结区的表面，其侧壁与所述主结区的表面形成与所述主结区对应的主结槽；
[0031]
扩铂层，形成于所述主结区的区域内部；
[0032]
电阻层，形成于所述主结区的表面，其在所述主结区的投影面积小于所述主结区的面积；
[0033]
电极，包括：与所述主结区连接并与所述电阻层绝缘设置的阳极，和位于所述电阻层表面并与所述阳极绝缘设置的电阻电极，以及形成于所述衬底背面的阴极。
[0034]
优选地，所述电阻层的至少部分侧壁与所述隔离层的侧壁之间留有间隙，所述阳极通过所述间隙与所述主结区连接。
[0035]
优选地，所述电阻层与所述隔离层连接的一侧，所述电阻电极搭设于所述隔离层表面并与所述阳极绝缘设置。
[0036]
优选地，所述电阻层的侧壁与所述隔离层的侧壁之间均分离设置。
[0037]
本发明提供的上述技术方案与现有技术相比具有如下优点：
[0038]
本发明提供的制备方法，先在非主结区的表面形成隔离层，此时，主结区完全处于无遮挡状态，然后对主结区进行扩铂处理，扩铂完成后再在主结区形成电阻层。该方法中，主结区扩铂充分，可有效降低二极管的反向恢复时间；同时，在扩铂完成后再形成电阻层，电阻层的设计电阻值与实际电阻值更加接近。该方法可以避免因电阻层的遮挡作用导致主结区扩铂不完全从而影响二极管反向恢复时间的问题，也可以避免电阻层受扩铂影响导致其电阻难以控制的问题。
附图说明
[0039]
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
[0040]
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现
有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0041]
图1为现有技术中一种实施方式的二极管的结构示意图；
[0042]
图2为本发明一种实施方式的二极管的结构示意图；
[0043]
图3为本发明另一种实施方式的二极管的结构示意图。
[0044]
图标：10-衬底；11-外延层；111-n
+
外延层；112-n-外延层；113-主结区；12-隔离层；121-第一sio2层；122-第二sio2层；13-电阻层；14-阳极；15-电阻电极；16-阴极。
具体实施方式
[0045]
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0046]
图1为现有技术中一种实施方式的二极管的结构示意图。该结构的二极管的制备过程中，先在外延层11表面生形成第一sio2层121，然后在主结区113对应的第一sio2层121表面形成多晶硅电阻层13，然后再在第一sio2层121表面以及多晶硅电阻层13的侧壁和表面形成第二sio2层122，第二sio2层122将多晶硅电阻层13包覆于其与第一sio2层121构成的容纳空间内；只有在主结区113对应的区域进行扩铂处理。第二sio2层122表面分别设有阳极14通孔和电阻电极15通孔。阳极14通过阳极14通孔与多晶硅电阻层13连接，同时，阳极14与主结区113连接。电阻电极15通过电阻电极15通孔与多晶硅电阻层13连接。该结构的二极管中，阳极14与电阻电极15绝缘设置，阳极14、电阻层13和电阻电极15构成电阻的调节回路。
[0047]
由于该结构的二极管在制备过程中，通常在获得电阻层13后要对主结区113进行扩铂处理。此时，由于电阻层13占用了一部分主结区113的区域，因此，被电阻层13占用的主结区113的区域将无法进行扩铂处理，同时，铂扩散也会影响电阻层13的电阻值，从而导致自举二极管的电阻值以及反向恢复时间难以控制。
[0048]
为了解决上述技术问题，本发明的第一方面提供了一种二极管的制备方法，利用该制备方法得到的一种实施方式的二极管的结构如图2所示，该制备方法包括以下步骤：
[0049]
提供表面形成有外延层11的衬底10，所述外延层11的表面包括主结区113和包围所述主结区113的非主结区；
[0050]
在所述非主结区的表面形成隔离层12，并形成与所述主结区113位置对应的主结槽；
[0051]
对所述主结槽的底面进行扩铂处理；
[0052]
在所述扩铂处理后的所述主结槽的底面形成电阻层13，得到中间器件；其中，所述电阻层13在所述主结区113的投影面积小于所述主结区113的面积；
[0053]
在所述中间器件的正面形成与所述主结区113连接并与所述电阻层13绝缘设置的阳极14，和位于所述电阻层13的表面且与所述阳极14绝缘设置的电阻电极15；
[0054]
在所述中间器件的背面形成阴极16。
[0055]
本发明提供的制备方法，先在非主结区的表面形成隔离层12，此时，主结区113完
全处于无遮挡状态，然后对主结区113进行扩铂处理，扩铂完成后再在主结区113形成电阻层13。该方法中，扩铂时，主结区113处于完全打开的状态，该主结区113的位置可以全部进行扩铂工艺，主结区113扩铂充分，可有效降低二极管的反向恢复时间；同时，在扩铂完成后再形成电阻层13，电阻层13的设计电阻值与实际电阻值更加接近。该方法可以避免因电阻层13的遮挡作用导致主结区113扩铂不完全从而影响二极管反向恢复时间的问题，也可以避免电阻层13受扩铂影响导致其电阻难以控制的问题。
[0056]
本发明中，衬底10优选为重掺杂的硅衬底，外延层11包括形成于衬底10表面的n型外延层，以及通过在n型外延层的部分表面进行p型掺杂形成的主结区113。其中，n型外延层包括形成于硅衬底10表面的n
+
外延层111和形成于n
+
外延层111表面的n-外延层112。通过对n-外延层112进行p型掺杂从而在n-外延层112中形成主结区113。
[0057]
n
+
外延层111作为场截止层，其掺杂浓度大于1e15，其厚度5-15μm，可以利用化学气相沉积法在硅衬底10表面沉积n
+
外延层111。
[0058]
n-外延层112的掺杂浓度例如可以在2e14左右，同样也可以利用化学气相沉积工艺在n
+
外延层111表面外延生长n-外延层112。n-外延层112的厚度不做具体的限定，例如40-80μm，可以根据具体的二极管的反向耐压特性进行调节，其厚度越大，反向击穿电压越高。
[0059]
在n-外延层112注入b离子形成p掺杂区，p掺杂区与n-外延层112形成pn结，该区域为主结区113。在主结区113之外，包围有非主结区。耐压环和截止环例如可以设置在非主结区内。
[0060]
本发明中，隔离层12起到隔离掩蔽的作用，在本发明的一些实施方式中，该隔离层12包括第一sio2层121和第二sio2层122。
[0061]
需要说明的是，本发明中的主结槽由隔离层12的侧壁和主结区113的表面构成，主结槽的底面即为主结区113的表面，对主结槽的底面进行扩铂处理即对主结区113的表面进行扩铂处理。
[0062]
另外，本发明中的中间器件的正面是指在二极管的阳极14所在的一面，背面指二极管阴极16所在的一面。
[0063]
利用本发明提供的制备方法，电阻电极15形成于电阻层13的表面，同时与阳极14绝缘设置。由于电阻层13直接形成于主结区113的表面，因此，利用该方法制备得到的二极管中，电阻电极15、电阻层13、衬底10与阴极16形成了一个电阻控制回路。
[0064]
在本发明的一些实施方式中，在所述非主结区的表面形成隔离层12，并形成与所述主结区113位置对应的主结槽，包括：
[0065]
在所述外延层11的表面形成隔离膜12；
[0066]
刻蚀所述主结区113对应的隔离膜12，形成所述隔离层12和所述主结槽。
[0067]
其中，在所述外延层11的表面形成隔离膜，包括：所述外延层11的表面氧化形成第一sio2薄膜；在所述第一sio2薄膜表面利用低压化学气相沉积法形成第二sio2薄膜。
[0068]
然后通过刻蚀去除主结区113对应的隔离膜，即主结区113对应的第一sio2薄膜和第二sio2薄膜，得到第一sio2层121和第二sio2层122，从而形成隔离层12，以及由隔离层12的侧壁和主结区113的表面构成的主结槽。
[0069]
其中，第一sio2层121为工艺流程中n-外延层112表面生长的氧化层，厚度约为1um，起到隔离和掩蔽作用，同时保护终端。而第二sio2层122，也称为ild介质层，厚度约为
0.7um，起到隔离和掩蔽作用。
[0070]
在本发明的另一些实施方式中，在所述非主结区的表面形成隔离层12，并形成与所述主结区113位置对应的主结槽，包括：
[0071]
在所述外延层11的主结区113的表面形成掩膜；
[0072]
在所述外延层11的表面形成隔离膜；
[0073]
刻蚀去除所述主结区的表面的隔离膜和掩膜，形成所述隔离层12和所述主结槽。
[0074]
该方法仅为形成隔离层和主结槽的另一种方式，在此不再进行过多的解释说明。
[0075]
在本发明的一些实施方式中，在所述扩铂处理后的所述主结槽的底面形成电阻层13，包括：
[0076]
在所述隔离层12和扩铂处理后的所述主结槽的底面形成多晶硅薄膜；
[0077]
对所述多晶硅薄膜进行离子注入和退火处理；
[0078]
刻蚀去除退火处理后所述隔离层12的表面的多晶硅薄膜；
[0079]
刻蚀所述主结槽中部分区域的多晶硅薄膜，形成所述电阻层13。
[0080]
在该实施方式中，形成的电阻层13为多晶硅电阻层13。其中，离子注入为磷注入，在离子注入过程中，可以根据二极管的电阻参数要求选择磷的注入量，注入完成后进行退火处理，以完成推结过程。退火推结完成后，再对多晶硅薄膜进行刻蚀处理，刻蚀去除所述隔离层12以及部分主结区113表面的多晶硅薄膜，留下最终所需的电阻层13图形。
[0081]
电阻层13的长宽高等尺寸也根据二极管的电阻大小确定。
[0082]
在本发明的一些实施方式中，刻蚀所述主结槽中部分区域的多晶硅薄膜，形成所述电阻层13，包括：
[0083]
刻蚀所述主结槽中与部分边缘接触的区域的多晶硅薄膜，所述电阻层13与所述主结槽的部分边缘相连接；
[0084]
或者，
[0085]
刻蚀所述主结槽中边缘的环形区域的多晶硅薄膜，所述电阻层13与所述主结槽边缘设置有间隙。
[0086]
利用该实施方式中的制备方法在主结槽的底面形成的电阻层13，其至少部分侧壁与隔离层12的侧壁之间留有间隙，后续制备的阳极14通过该间隙与主结区113连接。同时，形成于该间隙中的阳极14还要与电阻层13绝缘。
[0087]
利用该制备方法得到的其中一种结构的二极管如图2所示，沿图2中所示x方向，例如主结区113的宽度方向(x还可以代表长度方向等，在此x仅代表主结区所在平面内的某一方向，不对其具体的方位角度做限定)刻蚀去除自所述隔离层12的一侧侧壁开始至所述主结区113的中间区域所对应的多晶硅薄膜。
[0088]
刻蚀后得到的电阻层13，其他方向的侧壁均有与隔离层12接触。刻蚀一侧使电阻层13与隔离层12之间形成间隙，该间隙自电阻层13的表面贯通至主结区113的表面，在制备电极时，可以减少电极薄膜的刻蚀区域，方便加工。
[0089]
在进一步的实施方式中，当沿主结区113的x方向刻蚀后，所述隔离层12的一侧侧壁至所述电阻层13的侧壁之间的距离为x方向上1/3主结区宽度～1/2主结区宽度。
[0090]
该距离可以保证电阻层13与隔离层12之间有充足的间隙空间制备阳极14，并且使阳极14与主结区113充分接触；同时，使电阻层13具有足够的宽度，以满足二极管对电阻参
数的要求。
[0091]
在所述电阻层13与所述隔离层12连接的一侧，所述电阻电极15搭设于所述隔离层12表面并与所述阳极14绝缘设置。
[0092]
电阻电极15搭设于隔离层12的表面，以使电阻层13处于相对更为封闭的空间内，同时方便金属电极层的刻蚀。
[0093]
利用该制备方法得到的另一种结构的二极管如图3所示，通过刻蚀主结槽内边缘的多晶硅薄膜，形成环形绝缘槽，得到的电阻层13的侧壁均与隔离层12的侧壁分离。
[0094]
在本发明的一些实施方式中，在所述中间器件的正面形成与所述主结区113连接并与所述电阻层13绝缘设置的阳极14，和位于所述电阻层13的表面且与所述阳极14绝缘设置的电阻电极15，包括：
[0095]
在所述中间器件的正面通过积淀形成金属层；
[0096]
刻蚀部分所述主结槽以及部分所述隔离层12表面区域的金属层，形成所述阳极14和所述电阻电极15。
[0097]
该实施方式中，先在所述中间器件的正面形成金属层，通过刻蚀金属层形成绝缘槽后在所述电阻层13表面形成电阻电极15，并在所述电阻电极15的外周围设形成所述阳极14。
[0098]
其中，电阻电极15除覆盖于电阻层13的表面外，还可以搭设于部分隔离层12的表面。
[0099]
绝缘槽至少有一部分位于主结区113所对应的范围内，该部分绝缘槽用于制备阳极14，实现阳极14与主结区113的连通；另一部分绝缘槽可以位于隔离层12上。刻蚀形成的绝缘槽的形状可以根据电阻层13的具体形状就行设定，只要保证阳极14和电阻电极15之间保持隔离状态即可。
[0100]
在本发明的一些实施方式中，在阳极14和电阻电极15制备完成后，先在所述衬底10的正面制备钝化层，然后再在所述衬底10的背面制备阴极16。
[0101]
在本发明的一些具体实施方式中，所述二极管的制备方法包括以下步骤：
[0102]
步骤s1)提供n型衬底，该n型衬底为重掺杂的硅衬底，厚度在200μm左右；
[0103]
步骤s2)在硅衬底的表面外延生长n
+
外延层111，其掺杂浓度大于1e15，其厚度10μm左右；
[0104]
步骤s3)在n
+
外延层111的表面外延生长n-外延层112，其掺杂浓度为1e14，其厚度40-80μm；
[0105]
步骤s4)在n-外延层112的预设区域进行p型掺杂形成主结区113，同时在非主结区形成形成耐压环，通过n
+
掺杂在非主结区的边缘形成截止环；
[0106]
步骤s5)n-外延层112表面经氧化形成第一sio2薄膜，在第一sio2薄膜的表面利用低压化学气相沉积法制备得到第二sio2薄膜；刻蚀去除主结区113对应的第一sio2薄膜和第二sio2薄膜，形成第一sio2层121和第二sio2层122；
[0107]
步骤s6)对主结区113进行扩铂处理；
[0108]
步骤s7)在步骤s6)所得中间器件的表面电极多晶硅薄膜，然后进行磷离子注入，磷离子的注入量根据二极管的电阻参数进行确定；离子注入完成后进行退火处理；之后根据设计要求刻蚀去除隔离层12表面以及部分主结区113表面的多晶硅薄膜，形成多晶硅电
阻层13；
[0109]
所得多晶硅电阻层13的部分侧壁与隔离层12的部分侧壁分离，多晶硅电阻层13的其余侧壁与隔离层12的其余侧壁接触；
[0110]
步骤s8)在步骤s7)所得中间器件的正面沉积金属薄膜，厚度为3-5μm，材料为铝铜；刻蚀该金属薄膜，形成与主结区113连接的阳极14和与电阻层13连接的电阻电极15；
[0111]
步骤s9)在步骤s8)所得中间器件的正面沉积钝化层，该钝化层为聚酰亚胺钝化层，其厚度为8-12μm；
[0112]
步骤s10)在步骤s8)所得中间器件的正面沉积金属薄膜，形成阴极16。
[0113]
第二方面，本发明提供一种二极管，其结构如图2所示，包括：
[0114]
衬底10；
[0115]
外延层11，形成于所述衬底10的表面，包括主结区113以及包围所述主结区113的非主结区；
[0116]
隔离层12，形成于所述非主结区的表面，其侧壁与所述主结区113的表面形成与所述主结区113对应的主结槽；
[0117]
扩铂层，形成于主结区113的区域内部；
[0118]
电阻层13，形成于所述主结区113的表面，其在所述主结区113的投影面积小于所述主结区113的面积；
[0119]
电极，包括：与所述主结区113连接并与所述电阻层13绝缘设置的阳极14，和位于所述电阻层13表面并与所述阳极14绝缘设置的电阻电极15，以及形成于所述衬底10背面的阴极16。
[0120]
本发明二极管的衬底10、n型外延层11、隔离层12、扩铂层、电阻层13以及电极均与本发明的制备方法中的相对应，在此不再具体赘述。
[0121]
本发明的二极管，在制备过程中，先进行扩铂处理，然后再制备电阻层13，因此，该二极管具有反向恢复时间短，设计电阻值与实际电阻值更接近的优点。
[0122]
在本发明的一些实施方式中，所述电阻层13的至少部分侧壁与所述隔离层12的侧壁之间留有间隙，所述阳极14通过所述间隙与所述主结区113连接。
[0123]
该实施方式中的一种结构的二极管如图2所示，沿图2中所示x方向，例如主结区的宽度方向(x还可以代表长度方向等，在此x仅代表主结区所在平面内的某一方向，不对其具体的方位角度做限定)刻蚀去除自所述隔离层12的一侧侧壁开始至所述主结区113的中间区域所对应的多晶硅薄膜。
[0124]
刻蚀后得到的电阻层13，其他方向的侧壁均有与隔离层12接触。刻蚀一侧使电阻层13与隔离层12之间形成间隙，该间隙自电阻层13的表面贯通至主结区113的表面，在制备电极时，可以减少电极薄膜的刻蚀区域，方便加工。
[0125]
在进一步的实施方式中，当沿主结区113的x方向刻蚀后，所述隔离层12的一侧侧壁至所述电阻层13的侧壁之间的距离为x方向上1/3主结区宽度～1/2主结区宽度。
[0126]
该距离可以保证电阻层13与隔离层12之间有充足的间隙空间制备阳极14，并且使阳极14与主结区113充分接触；同时，使电阻层13具有足够的宽度，以满足二极管对电阻参数的要求。
[0127]
在本发明的一些实施方式中，在所述电阻层13与所述隔离层12连接的一侧，所述
电阻电极15搭设于所述隔离层12表面并与所述阳极14绝缘设置。
[0128]
该结构更有利于阳极14和电阻电极15的制备，也有利于电阻电极15充分包覆电阻层13。
[0129]
在本发明的上述实施方式的二极管中，在阳极14和电阻电极15以及阳极14与电子电极的空隙之间沉积有钝化层，以保护器件与外界隔离，同时增强器件内部的阳极14和电阻电极15之间电气绝缘性。
[0130]
在本发明的另一些实施方式中，所述电阻层13的侧壁与所述隔离层12的侧壁之间均分离设置。其结构如图3所示。
[0131]
该结构中，电阻层13的侧壁与隔离层12的侧壁之间全部处理分离状态，电阻电极15仅仅位于电阻层13的表面，而阳极14则位于隔离层12的表面，并通过电阻层13侧壁与隔离层12侧壁之间的空隙连接至主结区113。最后，在整个器件的正面覆盖一层钝化层，以保护器件内部线路，并使阳极14与电阻电极15隔离，增加两者之间的绝缘性。
[0132]
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0133]
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所发明的原理和新颖特点相一致的最宽的范围。