一种字线层漏电的判断方法及系统与流程

本申请涉及存储器技术领域，更具体地说，涉及一种字线层漏电的判断方法及系统。

背景技术：

存储器(memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器很难做到进一步提高其集成度和数据存储密度，因此，三维(3d)存储器应运而生。

在三维存储器芯片的设计研发阶段，需要对三维存储器芯片的电学特性进行测试分析，收集参数反馈给研发人员。在三维存储器芯片的工艺研发阶段，字线层与源极工艺是芯片前端制造最关键最复杂的步骤，因此字线层与源极间有误短路是工艺是否成功的重要评价标准之一。为了获取字线层的导通性参数，缩短设计工艺周期，目前常用的方法是通过观察控制字线层的钨栓塞的电压衬度的方式来判断字线层和源极之间是否存在漏电现象。但是由于电压衬度的判断受到诸多因素(例如扫描电子显微镜的机台状况、钨栓塞的漏电大小、电压衬度不明显以及观测者水平)的影响，使得这种判断字线层是否漏电的方法的准确性欠佳。

技术实现要素：

为解决上述技术问题，本申请提供了一种字线层漏电的判断方法及系统，以实现提高判断字线层是否漏电的准确性的目的。

为实现上述技术目的，本申请实施例提供了如下技术方案：

一种字线层漏电的判断方法，用于判断待测三维存储器芯片的字线层是否漏电，所述待测三维存储器芯片包括阵列区和位于所述阵列区两侧的第一台阶区和第二台阶区，所述字线层漏电的判断方法包括：

对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部；

将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上；

将所述阵列区暴露出的源极顶部通过第一金属层连接起来；

形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接；

为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像；

根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电。

可选的，所述对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部包括：

通过平面打磨的方式，对所述阵列区进行处理，以暴露出所述阵列区的源极顶部，并保持所述阵列区中的字线被绝缘层覆盖。

可选的，所述将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上包括：

利用导电银浆将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上。

可选的，所述将所述阵列区暴露出的源极顶部通过第一金属层连接起来包括：

将所述第一台阶区和第二台阶区的顶部利用第一绝缘结构覆盖；

对所述阵列区进行镀金处理，以形成连接所述阵列区暴露出的源极顶部的第一金属层。

可选的，所述形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接包括：

去除所述第一绝缘结构，通过涂覆银胶并固化的方式形成连接所述第一金属层和所述导电托盘的第二金属层。

可选的，所述根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电包括：

判断获取的所述原子力显微镜图像中是否包括钨栓塞漏电信号，如果是，则判定所述待测三维存储器芯片的字线层与阵列区的源极之间存在漏电现象。

一种字线层漏电的判断系统，用于判断待测三维存储器芯片的字线层是否漏电，所述待测三维存储器芯片包括阵列区和位于所述阵列区两侧的第一台阶区和第二台阶区，所述字线层漏电的判断系统包括：

第一处理模块，用于对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部；

固定模块，用于将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上；

第一连接模块，用于将所述阵列区暴露出的源极顶部通过第一金属层连接起来；

第二连接模块，用于形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接；

图像获取模块，用于为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像；

漏电判断模块，用于根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电。

可选的，所述第一处理模块具体用于，通过平面打磨的方式，对所述阵列区进行处理，以暴露出所述阵列区的源极顶部，并保持所述阵列区中的字线被绝缘层覆盖。

可选的，所述第一连接模块包括：

绝缘单元，用于将所述第一台阶区和第二台阶区的顶部利用第一绝缘结构覆盖；

镀金单元，用于对所述阵列区进行镀金处理，以形成连接所述阵列区暴露出的源极顶部的第一金属层。

可选的，所述第二连接模块具体用于，去除所述第一绝缘结构，通过涂覆银胶并固化的方式形成连接所述第一金属层和所述导电托盘的第二金属层。

从上述技术方案可以看出，本申请实施例提供了一种字线层漏电的判断方法及系统，其中，所述字线层漏电的判断方法首先将待测三维存储器芯片的阵列区中的源极顶部暴露出来，并将暴露出的源极顶部通过第一金属层连接起来，然后通过形成连接第一金属层和所述导电托盘的第二金属层，使得待测三维存储器芯片的所有源极通过所述第一金属层和第二金属层与原子力显微镜的载物台导通，接着为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像，在利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构时，如果字线层与源极有短路，则会形成载物台-导电托盘-第二金属层/第一金属层-短路点-字线层-钨栓塞结构这样一条电路通道，获得的原子力显微镜图像中会出现相对应的漏电信号，因此根据所述原子力显微镜图像，即可准确的判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否存在漏电现象，实现了提高判断字线层是否漏电的准确性的目的。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请的一个实施例提供的一种字线层漏电的判断方法的流程示意图；

图2为本申请的一个实施例提供的一种待测三维存储器芯片的剖面结构示意图；

图3为本申请的一个实施例提供的一种待测三维存储器芯片的阵列区的剖面结构示意图；

图4为本申请的另一个实施例提供的一种字线层漏电的判断方法的流程示意图；

图5-图8为本申请的一个实施例提供的一种字线层漏电的判断方法的具体实施过程示意图；

图9为本申请的又一个实施例提供的一种字线层漏电的判断方法的流程示意图；

图10为本申请的一个实施例提供的一种原子力显微镜图像。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种字线层漏电的判断方法，如图1所示，用于判断待测三维存储器芯片的字线层是否漏电，所述待测三维存储器芯片包括阵列区和位于所述阵列区两侧的第一台阶区和第二台阶区，所述字线层漏电的判断方法包括：

s101：对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部；

s102：将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上；

s103：将所述阵列区暴露出的源极顶部通过第一金属层连接起来；

s104：形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接；

s105：为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像；

s106：根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电。

在本实施例中，所述待测三维存储器芯片是指完成字线层制备工序之后的非全制程三维存储器芯片，无需进行外围控制电路工艺的制备即可用于执行本申请提供的字线层漏电的判断方法，有利于提升字线层漏电的判断方法的执行效率。

参考图2和图3，图2示出了一种待测三维存储器芯片的剖面结构示意图，所述待测三维存储器芯片包括阵列区array和位于所述阵列区array两侧的第一台阶区stair1和第二台阶区stair2，所述阵列区array中字线层的字线电极201从阵列区array延伸至第一台阶区stair1和第二台阶区stair2，每根字线电极201通过位于第一台阶区stair1或第二台阶区stair2的钨栓塞结构400引出。此外，图2中还示出了第一台阶区stair1和第二台阶区stair2中的金属层600和介质层500。

参考图3，图3示出了一种阵列区array的可行结构示意图，所述阵列区array包括位于衬底100上的多个阵列结构200，每两个相邻的阵列结构200之间设置有源极300，相邻的阵列结构200和源极300之间设置有隔离层303；源极300的下方还设置有位于衬底100内部的共用源线400；所述源极300包括钨金属电极302和缓冲导电层301。

所述阵列结构200包括：

位于所述衬底100表面平行排列的多个硅立柱210和堆叠结构，所述硅立柱210包括多晶硅介质层211和包裹所述多晶硅介质层211的多晶硅层212。

所述堆叠结构包括：

位于所述硅立柱210两侧的多层字线电极201、多层第一介质层203和多层存储介质层202，多层所述字线电极201和第一介质层203交替堆叠设置，所述存储介质层202位于所述字线电极201和所述硅立柱210之间，且与所述衬底100接触。多层字线电极201构成了所述阵列区的字线层。

需要注意的是，在步骤s101中，仅暴露出所述阵列区的源极顶部即可，避免将字线电极也暴露出来，即需要保留部分的第一介质层作为绝缘层存在，避免字线电极与第一金属层的电连接。

在上述实施例的基础上，在本申请的一个实施例中，如图4所示，所述字线层漏电的判断方法包括：

s201：通过平面打磨的方式，对所述阵列区进行处理，以暴露出所述阵列区的源极顶部，并保持所述阵列区中的字线被绝缘层覆盖；

s202：利用导电银浆将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上；

s203：将所述第一台阶区和第二台阶区的顶部利用第一绝缘结构覆盖；

s204：对所述阵列区进行镀金处理，以形成连接所述阵列区暴露出的源极顶部的第一金属层；

s205：去除所述第一绝缘结构，通过涂覆银胶并固化的方式形成连接所述第一金属层和所述导电托盘的第二金属层；

s206：为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像；

s207：根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电。

在本实施例中，步骤s201提供了一种具体地“对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部”的方法。在平面打磨的过程中，可以是采用晶圆抛光液(slurry)或抛光布对待测三维存储器芯片的阵列区进行打磨，在打磨过程中控制好打磨的均匀性即可避免将字线层暴露出来。

步骤s202提供了一种具体地“将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上”的方法，步骤s202后的待测三维存储器芯片的俯视结构示意图参考图5。需要注意的是，所述待测三维存储器芯片与导电托盘固定的面与对待测三维存储器芯片进行平面打磨的面为不同平面，具体地，这两个面为相背设置的两个面。即所述待测三维存储器芯片需要进行平面打磨的面为顶面，与导电托盘固定的面为底面。在图5中，array表示所述阵列区，stair1表示所述第一台阶区，stair2表示所述第二台阶区，holder表示所述导电托盘。

步骤s203和步骤s204提供了一种具体地“将所述阵列区暴露出的源极顶部通过第一金属层连接起来”的实现方式，步骤s203后的待测三维存储器芯片的俯视结构示意图参考图6，所述第一绝缘结构可以为绝缘胶带，不仅便于覆盖所述第一台阶区和第二台阶区的顶部，也便于去除所述第一绝缘结构。图6中，tape表示所述绝缘胶带。在步骤s203中，将第一台阶区和第二台阶区的顶部覆盖的目的是避免在步骤s204中形成的第一金属层与第一台阶区和第二台阶区中钨栓塞结构的电连接。由于第一绝缘结构的存在，步骤s204中镀金过程形成的金属层被第一绝缘结构隔离，在镀金过程结束后，将第一绝缘结构去除即可。步骤s204后的待测三维存储器芯片的俯视结构示意图参考图7。图7中，m1表示所述第一金属层。

步骤s205提供了一种具体地“形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接”的实现方式，步骤s205后的待测三维存储器芯片的俯视结构示意图参考图8，利用银胶进行涂覆并固化的方式形成所述第二金属层的方式便捷，且形成第二金属层的区域可控。图8中，m2表示所述第二金属层。

在上述实施例的基础上，在本申请的又一个实施例中，如图9所示，所述字线层漏电的判断方法包括：

s301：对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部；

s302：将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上；

s303：将所述阵列区暴露出的源极顶部通过第一金属层连接起来；

s304：形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接；

s305：为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像；

s306：判断获取的所述原子力显微镜图像中是否包括钨栓塞漏电信号，如果是，则判定所述待测三维存储器芯片的字线层与阵列区的源极之间存在漏电现象。

在本实施例中，提供了一种具体地“根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电”的实现方式，参考图10，在步骤s305中，如果字线层与源极有短路，则会形成载物台-导电托盘-第二金属层/第一金属层-短路点-字线层-钨栓塞结构这样一条电路通道，则获得的原子力显微镜图像中会出现对应的钨栓塞漏电信号signal，因此，可以根据如图10所示的钨栓塞漏电信号signal是否存在来判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否存在漏电现象。

下面对本申请实施例提供的字线层漏电的判断系统进行描述，下文描述的字线层漏电的判断系统可与上文描述的字线层漏电的判断方法相互对应参照。

相应的，本申请实施例提供了一种字线层漏电的判断系统，用于判断待测三维存储器芯片的字线层是否漏电，所述待测三维存储器芯片包括阵列区和位于所述阵列区两侧的第一台阶区和第二台阶区，所述字线层漏电的判断系统包括：

第一处理模块，用于对所述待测三维存储器芯片的阵列区进行处理，以暴露出所述阵列区的源极顶部；

固定模块，用于将所述待测三维存储器芯片固定在原子力显微镜的导电托盘上；

第一连接模块，用于将所述阵列区暴露出的源极顶部通过第一金属层连接起来；

第二连接模块，用于形成连接所述第一金属层和所述导电托盘的第二金属层，以使所述第一金属层和所述导电托盘电连接；

图像获取模块，用于为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像；

漏电判断模块，用于根据获取的所述原子力显微镜图像，判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否漏电。

可选的，所述第一处理模块具体用于，通过平面打磨的方式，对所述阵列区进行处理，以暴露出所述阵列区的源极顶部，并保持所述阵列区中的字线被绝缘层覆盖。

可选的，所述第一连接模块包括：

绝缘单元，用于将所述第一台阶区和第二台阶区的顶部利用第一绝缘结构覆盖；

镀金单元，用于对所述阵列区进行镀金处理，以形成连接所述阵列区暴露出的源极顶部的第一金属层。

可选的，所述第二连接模块具体用于，去除所述第一绝缘结构，通过涂覆银胶并固化的方式形成连接所述第一金属层和所述导电托盘的第二金属层。

综上所述，本申请实施例提供了一种字线层漏电的判断方法及系统，其中，所述字线层漏电的判断方法首先将待测三维存储器芯片的阵列区中的源极顶部暴露出来，并将暴露出的源极顶部通过第一金属层连接起来，然后通过形成连接第一金属层和所述导电托盘的第二金属层，使得待测三维存储器芯片的所有源极通过所述第一金属层和第二金属层与原子力显微镜的载物台导通，接着为所述原子力显微镜的载物台施加预设电压，利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构，以获取原子力显微镜图像，在利用原子力显微镜的探针探测所述第一台阶区或第二台阶区的钨栓塞结构时，如果字线层与源极有短路，则会形成载物台-导电托盘-第二金属层/第一金属层-短路点-字线层-钨栓塞结构这样一条电路通道，获得的原子力显微镜图像中会出现相对应的漏电信号，因此根据所述原子力显微镜图像，即可准确的判断所述待测三维存储器芯片的字线层与阵列区的源极之间是否存在漏电现象，实现了提高判断字线层是否漏电的准确性的目的。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。