半导体装置以及其制作方法与流程

本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有蚀刻停止层的半导体装置以及其制作方法。

背景技术：

在集成电路结构中，常利用于覆盖半导体元件的介电材料中形成接触结构来与半导体元件的各部件形成电连接状况。然而，随着电路结构的复杂化，对应不同部件或/及具有不同用途的接触结构可能需穿过不同材料层或/及具有不同的深度而使得形成接触结构的制作工艺复杂化并对制作工艺良率上产生不良影响，故相关的结构设计或/及制作工艺方式仍需进行改变来达到简化制作工艺以及提升生产良率的效果。

技术实现要素：

本发明提供了一种半导体装置以及其制作方法，通过于贯穿至少部分的基底的接触开孔中形成蚀刻停止层来整合不同接触结构的制作步骤，进而达到制作工艺简化以及提升生产良率的效果。

本发明的一实施例提供一种半导体装置，包括一基底、一栅极结构、一源极/漏极区、一接触开孔、一蚀刻停止层、一层间介电层以及一第一接触结构。基底包括一埋入式绝缘层、一半导体层以及一隔离结构。半导体层设置于埋入式绝缘层上。隔离结构设置于半导体层中。栅极结构设置于半导体层上。源极/漏极区设置于半导体层中。接触开孔穿过基底的至少一部分，且至少一部分的接触开孔设置于埋入式绝缘层之上。蚀刻停止层设置于栅极结构、源极/漏极区、接触开孔的一侧壁以及接触开孔的一底部上。层间介电层设置于蚀刻停止层上，且层间介电层部分设置于接触开孔中。第一接触结构贯穿接触开孔中的层间介电层以及接触开孔中的蚀刻停止层。

本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。首先，提供一基底，基底包括一埋入式绝缘层、一半导体层以及一隔离结构。半导体层设置于埋入式绝缘层上，而隔离结构设置于半导体层中。在半导体层上形成一栅极结构，并于半导体层中形成一源极/漏极区。形成一接触开孔，接触开孔穿过基底的至少一部分，且至少一部分的接触开孔形成于埋入式绝缘层之上。在栅极结构、源极/漏极区、接触开孔的一侧壁以及接触开孔的一底部上形成一蚀刻停止层。在蚀刻停止层上形成一层间介电层，且层间介电层部分形成于接触开孔中。形成一第一接触结构，且第一接触结构贯穿接触开孔中的层间介电层以及接触开孔中的蚀刻停止层。

附图说明

图1为本发明第一实施例的半导体装置的示意图；

图2至图10为本发明第一实施例的半导体装置的制作方法示意图，其中

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为图6之后的状况示意图；

图8为图7之后的状况示意图；

图9为图8之后的状况示意图；

图10为图9之后的状况示意图；

图11至图14为本发明第二实施例的半导体装置的制作方法示意图，其中

图12为图11之后的状况示意图；

图13为图12之后的状况示意图；

图14为图13之后的状况示意图；

图15至图17为本发明第三实施例的半导体装置的制作方法示意图，其中

图16为图15之后的状况示意图；

图17为图16之后的状况示意图。

主要元件符号说明

10第一承载基底

12基底

14埋入式绝缘层

14s侧壁

16半导体层

16a第一部分

16b第二部分

16s侧壁

18隔离结构

18s侧壁

22栅极介电层

24栅极结构

26源极/漏极区

28第一保护层

30第一图案化掩模层

32接触开孔

32b底部

32s侧壁

34蚀刻停止层

36层间介电层

38第二图案化掩模层

40导电材料

40a第一接触结构

40b第二接触结构

40c第三接触结构

42介电层

44互连结构

46第二保护层

48第二承载基底

50连接结构

52介电层

54导电结构

91蚀刻制作工艺

92蚀刻制作工艺

92a第一蚀刻步骤

92b第二蚀刻步骤

93平坦化制作工艺

101-103半导体装置

d1第一方向

d2第二方向

h11第一开孔

h12第四开孔

h21第二开孔

h22第五开孔

h31第三开孔

h32第六开孔

s1第一侧

s2第二侧

t1上表面

t2上表面

t3上表面

t4上表面

具体实施方式

以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。

在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。

用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。

用语“底部”、“下方”、“上方”、“顶部”等是用以描述附图中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的“上方”即成为“下方”。由此可知，本发明中所使用的相对性描述用语可依据设备或设备的方位而定。

在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。

请参阅图1。图1所绘示为本发明第一实施例的半导体装置的示意图。如图1所示，本实施例提供一种半导体装置101，包括一基底12、一栅极结构24、一源极/漏极区26、一接触开孔32、一蚀刻停止层34、一层间介电层36以及一第一接触结构40a。基底12包括一埋入式绝缘层14、一半导体层16以及一隔离结构18。半导体层16设置于埋入式绝缘层14上。隔离结构18设置于半导体层16中。栅极结构24设置于半导体层16上。源极/漏极区26设置于半导体层16中。接触开孔32穿过基底12的至少一部分，且至少一部分的接触开孔32设置于埋入式绝缘层14之上。蚀刻停止层34设置于栅极结构24、源极/漏极区26、接触开孔32的一侧壁32s以及接触开孔32的一底部32b上。层间介电层36设置于蚀刻停止层34上，且层间介电层36部分设置于接触开孔32中。第一接触结构40a贯穿接触开孔32中的层间介电层36以及接触开孔32中的蚀刻停止层34。

在一些实施例中，基底12可被视为一半导体覆绝缘(semiconductor-on-insulator)基底的一部分而包括上述的埋入式绝缘层14以及半导体层16，但并不以此为限。举例来说，当基底12为硅覆绝缘(silicon-on-insulator，soi)基底的一部分时，埋入式绝缘层14与半导体层16可分别为soi基底中的绝缘层与半导体层，埋入式绝缘层14可包括一埋入式氧化物绝缘层而半导体层16可包括一含硅半导体层，但并不以此为限。在一些实施例中，也可视需要以其他绝缘材料形成埋入式绝缘层14或/及以其他半导体材料形成半导体层16。埋入式绝缘层14可具有一第一侧s1以及在埋入式绝缘层14的厚度方向(例如图1中所示的第一方向d1)上与第一侧s1相反的一第二侧s2。当埋入式绝缘层14与半导体层16分别为soi基底中的绝缘层与半导体层时，埋入式绝缘层14的第一侧s1可被视为一前侧，埋入式绝缘层14的第二侧s2可被视为一背侧，而半导体层16可设置于埋入式绝缘层14的第一侧s1，但并不以此为限。

在一些实施例中，设置于半导体层16中的隔离结构18可用以隔离半导体层16中的不同区域，例如图1中所示的第一部分16a与第二部分16b，而隔离结构18可包括单层或多层的绝缘材料例如氧化物绝缘材料与氮氧化物绝缘材料，但并不以此为限。在一些实施例中，半导体装置101可包括多个栅极结构24、多个源极/漏极区26以及多个栅极介电层22。各栅极结构24可设置于半导体层16上并位于埋入式绝缘层14的第一侧s1，部分的半导体层16(例如第一部分16a)可于第一方向d1上位于各栅极结构24与埋入式绝缘层14之间，而栅极介电层22可于第一方向d1上位于对应的栅极结构24与半导体层16之间。在一些实施例中，两个源极/漏极区26可设置于半导体层16中并位于对应的栅极结构24于一水平方向(例如图1中所示的第二方向d2)上的相对两侧，而位于两个源极/漏极区26之间的半导体层16的第一部分16a可被视为一通道区或/及一体区(bodyregion)，但并不以此为限。

在一些实施例中，栅极结构24可包括非金属栅极例如多晶硅栅极或其他适合的导电材料所形成非金属栅极或金属栅极，而栅极介电层22可包括氧化物层例如氧化硅层或其他适合的介电材料例如高介电常数的介电材料。在一些实施例中，源极/漏极区26可包括一掺杂区，例如掺杂有n型掺杂物(dopant)例如磷、砷等的掺杂区，而上述的体区可包括一阱区例如p型阱，但并不以此为限。在另一些实施例中，也可视需要使用其他种类的n型掺杂物或其他导电型态的掺杂物来形成源极/漏极区26。

在一些实施例中，上述的栅极结构24、栅极介电层22、源极/漏极区26以及半导体层16的第一部分16a可形成一半导体元件(例如电晶体)，而半导体层16的第二部分16b可位于相邻的半导体元件之间且通过隔离结构18与半导体层16的第一部分16a电性隔离，但并不以此为限。

在一些实施例中，半导体装置101可还包括一导电结构54设置于埋入式绝缘层14上且位于埋入式绝缘层14的第二侧s2，且第一接触结构40a与导电结构54电连接。在一些实施例中，接触开孔32可于第一方向d1上贯穿半导体层16(例如半导体层16的第二部分16b)，故接触开孔32可设置于埋入式绝缘层14的第一侧s1，而设置于接触开孔32中的蚀刻停止层34可直接接触半导体层16的一侧壁16s。在一些实施例中，半导体装置101可还包括一连接结构50设置于埋入式绝缘层14中且位于第一接触结构40a与导电结构54之间，且第一接触结构40a可通过连接结构50而与导电结构54电连接。上述的第一接触结构40a、连接结构50以及导电结构54可被视为半导体装置101中的背侧连接结构，但并不以此为限。此外，在一些实施例中，半导体装置101可还包括一介电层52设置于埋入式绝缘层14的第二侧s2，且导电结构54可设置于介电层52中，但并不以此为限。

在一些实施例中，半导体装置101可还包括一第二接触结构40b以及一第三接触结构40c。第二接触结构40b可于第一方向d1上贯穿栅极结构24上的层间介电层36以及蚀刻停止层34，且第二接触结构40b与栅极结构24电连接。第三接触结构40c可于第一方向d1上贯穿源极/漏极区26上的层间介电层36以及蚀刻停止层34，且第三接触结构40c与源极/漏极区26电连接。在一些实施例中，第一接触结构40a的一上表面t1、第二接触结构40b的一上表面t2、第三接触结构40c的一上表面t3以及层间介电层36的一上表面t4可彼此共平面，但并不以此为限。

在一些实施例中，半导体装置101可还包括一介电层42以及一互连结构44。介电层42与互连结构44可设置于层间介电层36上，且互连结构44可设置于介电层42中，而互连结构44可分别与第一接触结构40a、第二接触结构40b以及第三接触结构40c电连接，但并不以此为限。在一些实施例中，位于半导体装置101的背侧(例如入式绝缘层14的第二侧s2)的导电结构54可通过连接结构50、第一接触结构40a以及互连结构44而与第二接触结构40b或/及第三接触结构40c电连接，故可自半导体装置101的背侧形成连接至半导体元件的导电路径，但并不以此为限。此外，半导体装置101可包括或被视为射频切换装置(radiofrequencyswitchdevice)或其他适合型态或/及具有其他功能的半导体装置。

值得说明的是，通过于基底12中先形成对应背侧连接结构的接触开孔32并于接触开孔32中以及半导体元件上形成蚀刻停止层34，可使对应背侧连接结构的第一接触结构40a以及对应半导体元件的第二接触结构40b以及第三接触结构40c以同一制作工艺一并形成，进而达到制作工艺简化以及提升制作工艺良率的效果。

在一些实施例中，半导体装置101可还包括一第一保护层28以及一第二保护层46。第一保护层28可设置于半导体层16与蚀刻停止层34之间，而第二保护层46可覆盖介电层42与互连结构44，用以对互连结构44提供保护效果，但并不以此为限。在一些实施例中，第一保护层28可未设置于接触开孔32中，第二接触结构40b可于第一方向d1上贯穿位于栅极结构24上的层间介电层36、蚀刻停止层34以及第一保护层28，用以与栅极结构24接触而形成电连接，而第三接触结构40c可于第一方向d1上贯穿位于源极/漏极区26上的层间介电层36、蚀刻停止层34以及第一保护层28，用以与源极/漏极区26接触而形成电连接，但并不以为限。在一些实施例中，也可视设计需要而于第二接触结构40b与栅极结构24之间或/及于第三接触结构40c与源极/漏极区26之间设置硅化物层(例如金属硅化物层，未绘示)，由此降低第二接触结构40b与栅极结构24之间的接触电阻或/及于第三接触结构40c与源极/漏极区26之间的接触电阻。

在一些实施例中，上述的第一接触结构40a、第二接触结构40b、第三接触结构40c、互连结构44、连接结构50以及导电结构54可分别包括一导电材料以及围绕此导电材料的阻障层。上述的导电材料可包括电阻率相对较低的导电材料例如铜、铝、钨等，而上述的阻障层可包括氮化钛、氮化钽或其他适合的具有导电能力的阻障材料，但并不以此为限。在一些实施例中，上述的层间介电层36、介电层42、介电层52以及第二保护层46可分别包括单层或多层的介电材料例如氧化硅、氮氧化硅、低介电常数(lowdielectricconstant，low-k)材料或其他适合的介电材料。此外，蚀刻停止层34可包括氮化物(例如氮化硅)或其他适合的与层间介电层36的材料不同且与层间介电层36的材料之间具有所需蚀刻选择比的介电材料。在一些实施例中，第一保护层28可包括氮化物(例如氮化硅)、氮氧化物或其他适合的介电材料。值得说明的是，在一些实施例中，蚀刻停止层34的材料组成以及第一保护层28的材料组成可不同于层间介电层36的材料组成，且第一保护层28的材料组成可与蚀刻停止层34的材料组成相同，由此于制作过程中提供所需的蚀刻选择比，但并不以此为限。在一些实施例中，也可视设计需要未设置第一保护层28而使蚀刻停止层34直接接触栅极结构24、源极/漏极区26、半导体层16以及隔离结构18。

请参阅图1至图10。图2至图10所绘示为本发明第一实施例的半导体装置的制作方法示意图。图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，而图1可被视为绘示了图10之后的状况示意图。如图1所示，本实施例的半导体装置101的制作方法可包括下列步骤。首先，提供基底12，基底12包括埋入式绝缘层14、半导体层16以及隔离结构18。半导体层16设置于埋入式绝缘层14上，而隔离结构18设置于半导体层16中。然后，在半导体层16上形成栅极结构24，并于半导体层16中形成源极/漏极区26。之后，形成接触开孔32。接触开孔32穿过基底12的至少一部分，且至少一部分的接触开孔32形成于埋入式绝缘层14之上。然后，在栅极结构24、源极/漏极区26、接触开孔32的侧壁32s以及接触开孔32的底部32b上形成蚀刻停止层34，并于蚀刻停止层34上形成层间介电层36，而层间介电层36部分形成于接触开孔32中。之后，形成第一接触结构40a，且第一接触结构40a贯穿接触开孔32中的层间介电层36以及接触开孔32中的蚀刻停止层34。

进一步说明，本实施例的半导体装置101的制作方法可包括但并不限于下列步骤。如图2所示，在一些实施例中，在形成栅极介电层22、栅极结构24以及源极/漏极区26之前，基底12可设置于一第一承载基底(supportingsubstrate)10上，而第一承载基底10可位于埋入式绝缘层14的第二侧s2。在一些实施例中，第一承载基底10、埋入式绝缘层14以及半导体层16可被视为一soi基底，而第一承载基底10可为一具有低电阻率的基底(例如硅基底)或其他适合材料所形成的承载基底，但并不以此为限。此外，在一些实施例中，可于形成栅极介电层22、栅极结构24以及源极/漏极区26之后，在半导体层16、源极/漏极区26、隔离结构18、栅极介电层22以及栅极结构24上共形地(conformally)形成第一保护层28，但并不以此为限。

然后，如图2与图3所示，形成接触开孔32穿过基底12的至少一部分。在一些实施例中，接触开孔32可于第一方向d1上贯穿第一保护层28与半导体层16(例如半导体层16的第二部分16b)而暴露出部分的埋入式绝缘层14。在此状况下，接触开孔32的至少一部分可形成于埋入式绝缘层14的第一侧s1，接触开孔32的侧壁32s可包括半导体层16的侧壁16s以及第一保护层28的侧壁，而接触开孔32的底部32b可为埋入式绝缘层14的一表面，但并不以此为限。在一些实施例中，可于第一保护层28上形成一第一图案化掩模层30，并以第一图案化掩模层30为蚀刻掩模进行一蚀刻制作工艺91，用以移除部分的第一保护层28与部分的半导体层16而形成接触开孔32。在一些实施例中，蚀刻制作工艺91可包括各向同性蚀刻制作工艺或其他适合的蚀刻方式。

如图3与图4所示，在蚀刻制作工艺91之后，可将第一图案化掩模层30移除，并形成蚀刻停止层34与层间介电层36。在一些实施例中，蚀刻停止层34可共形地形成于第一保护层28上且共形地形成于接触开孔32的侧壁32s与底部32b上，而接触开孔32并未被蚀刻停止层34填满。此外，蚀刻停止层34可直接接触半导体层16的侧壁16s以及被接触开孔32暴露的埋入式绝缘层14，但并不以此为限。

然后，如图5至图7所示，形成上述的第一接触结构40a、第二接触结构40b以及第三接触结构40c。在一些实施例中，第一接触结构40a可于第一方向d1上贯穿位于接触开孔32中的蚀刻停止层34以及位于此部分的蚀刻停止层34之上的层间介电层36，第二接触结构40b可于第一方向d1上贯穿栅极结构24上的第一保护层28、蚀刻停止层34以及层间介电层36，而第三接触结构40c可于第一方向d1上贯穿源极/漏极区26上的第一保护层28、蚀刻停止层34以及层间介电层36，但并不以此为限。因此，第一接触结构40a可直接接触埋入式绝缘层14，第二接触结构40b可与栅极结构24电连接，第三接触结构40c可与源极/漏极区26电连接。

在一些实施例中，第一接触结构40a、第二接触结构40b以及第三接触结构40c可由同一制作工艺一并形成。举例来说，形成第一接触结构40a、第二接触结构40b以及第三接触结构40c的制作工艺可包括但并不限于下列步骤。首先，如图5与图6所示，可利用于层间介电层36上形成一第二图案化掩模层38并搭配进行一蚀刻制作工艺92而同时形成对应第一接触结构40a、第二接触结构40b以及第三接触结构40c的开孔。

在一些实施例中，蚀刻制作工艺92可包括一第一蚀刻步骤92a以及于第一蚀刻步骤92a之后进行一第二蚀刻步骤92b。第一蚀刻步骤92a可用以形成贯穿位于接触开孔32中的蚀刻停止层34之上的层间介电层36的一第一开孔h11、贯穿位于栅极结构24之上的层间介电层36的一第二开孔h21以及贯穿位于源极/漏极区26之上的层间介电层36的第三开孔h31，且第一蚀刻步骤92a可停止在蚀刻停止层34。通过控制蚀刻停止层34与层间介电层36的材料组成以及选用适合的蚀刻方式，可提高第一蚀刻步骤92a对于蚀刻停止层34与层间介电层36之间的蚀刻选择比，进而可使第一蚀刻步骤92a停止于蚀刻停止层34。因此，第一开孔h11、第二开孔h21以及第三开孔h31可分别暴露出蚀刻停止层34的一部分且未贯穿蚀刻停止层34。

然后，可进行第二蚀刻步骤92b。第二蚀刻步骤92b可用以移除分别被第一开孔h11、第二开孔h21以及第三开孔h31暴露的蚀刻停止层34而分别形成一第四开孔h12、一第五开孔h22以及一第六开孔h32。在一些实施例中，第二蚀刻步骤92b还可用以移除于第一方向d1上与第二开孔h21重叠的第一保护层28以及于第一方向d1上与第三开孔h31重叠的第一保护层28，故第五开孔h22可于第一方向d1上贯穿位于栅极结构24之上的第一保护层28、蚀刻停止层34以及层间介电层36，第六开孔h32可于第一方向d1上贯穿位于源极/漏极区26之上的第一保护层28、蚀刻停止层34以及层间介电层36，而第四开孔h12可于第一方向d1上贯穿层间介电层36以及位于接触开孔32中的蚀刻停止层34。

如图6与图7所示，可于第四开孔h12、第五开孔h22以及第六开孔h32中形成一导电材料40，并对导电材料40以及层间介电层36进行一平坦化制作工艺93，用以于第四开孔h12中形成第一接触结构40a、于第五开孔h22中形成第二接触结构40b且于第六开孔h32中形成第三接触结构40c。在一些实施例中，导电材料40可包括一低电阻率材料(例如铜、铝、钨等)以及围绕此低电阻率材料的阻障层(例如氮化钛、氮化钽或其他适合的具有导电能力的阻障材料)，但并不以此为限。上述的平坦化制作工艺93可包括化学机械研磨(chemicalmechanicalpolishing，cmp)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。通过于基底12中先形成接触开孔32并于接触开孔32中以及半导体元件上形成蚀刻停止层34，可使原本需由不同步骤分别形成的第一接触结构40a、第二接触结构40b以及第三接触结构40c可由同一制作工艺一并形成，由此达到制作工艺简化(例如减少所需进行的成膜制作工艺或/及平坦化制作工艺的次数)以及改善相关制作工艺问题(例如对接触结构进行多次cmp制作工艺时所造成的相关缺陷)的效果。此外，在平坦化制作工艺93之后，第一接触结构40a的一上表面t1、第二接触结构40b的一上表面t2、第三接触结构40c的一上表面t3以及层间介电层36的一上表面t4可大体上彼此共平面，但并不以此为限。

然后，如图8所示，可于层间介电层36上形成介电层42、互连结构44以及第二保护层46，而互连结构44可与第一接触结构40a、第二接触结构40b以及第三接触结构40c电连接。然后，如图8与图9所示，在第二保护层46形成之后，可将第一承载基底10翻转而使第二保护层46背向半导体层16的一侧与一第二承载基底48连接。在一些实施例中，第二承载基底48可包括高电阻值的硅基板、玻璃基板、塑胶基板、蓝宝石(sapphire)基板或其他适合种类的绝缘基板，但并不以此为限。之后，如图9与图10所示，可将第一承载基底10移除，并于埋入式绝缘层14中形成连接结构50，且于埋入式绝缘层14上形成介电层52与导电结构54。介电层52与导电结构54可形成于埋入式绝缘层14的第二侧s2，且第一接触结构40a可通过连接结构50而与导电结构54电连接。如图10与图1所示，在一些实施例中，可视设计需要于形成导电结构54之后，将第二承载基底48移除，但并不以此为限。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。

请参阅图11至图14。图11至图14所绘示为本发明第二实施例的半导体装置102的制作方法示意图。图12绘示了图11之后的状况示意图，图13绘示了图12之后的状况示意图，而图14绘示了图13之后的状况示意图。如图11所示，在一些实施例中，接触开孔32可于第一方向d1上贯穿第一保护层28、半导体层16(例如半导体层16的第二部分16b)以及埋入式绝缘层14而暴露出部分的第一承载基底10。在此状况下，接触开孔32的侧壁32s可包括埋入式绝缘层14的侧壁14s、半导体层16的侧壁16s以及第一保护层28的侧壁，而接触开孔32的底部32b可为第一承载基底10的一表面，但并不以此为限。然后，如图11与图12所示，在蚀刻制作工艺91之后，可将第一图案化掩模层30移除，并形成蚀刻停止层34与层间介电层36。在一些实施例中，蚀刻停止层34可共形地形成于第一保护层28上且共形地形成于接触开孔32的侧壁32s与底部32b上，而蚀刻停止层34可直接接触半导体层16的侧壁16s、埋入式绝缘层14的侧壁14s以及被接触开孔32暴露的第一承载基底10，但并不以此为限。

然后，如图12与图13所示，可形成上述的第一接触结构40a、第二接触结构40b、第三接触结构40c、介电层42、互连结构44以及第二保护层46。在一些实施例中，第一接触结构40a可贯穿位于接触开孔32中的蚀刻停止层34而直接接触第一承载基底10，但并不以此为限。然后，如图14所示，可于埋入式绝缘层14的第二侧s2形成介电层52与导电结构54，使得导电结构54可与第一接触结构40a电连接。在一些实施例中，由于接触开孔32可贯穿埋入式绝缘层14，故导电结构54可直接接触第一接触结构40a而形成电连接，但并不以此为限。

请参阅图15至图17。图15至图17所绘示为本发明第三实施例的半导体装置103的制作方法示意图。图16绘示了图15之后的状况示意图，而图17绘示了图16之后的状况示意图。如图15与图16所示，在一些实施例中，接触开孔32可于第一方向d1上贯穿第一保护层28与隔离结构18而暴露出部分的埋入式绝缘层14。在此状况下，接触开孔32的侧壁32s可包括隔离结构18的侧壁18s以及第一保护层28的侧壁，而接触开孔32的底部32b可为埋入式绝缘层14的一表面，但并不以此为限。在一些实施例中，也可视设计需要使接触开孔32于第一方向d1上第一保护层28、隔离结构18以及埋入式绝缘层14而暴露出部分的第一承载基底10。然后，如图17所示，可形成上述的蚀刻停止层34、层间介电层36、第一接触结构40a、第二接触结构40b、第三接触结构40c、介电层42、互连结构44、第二保护层46、连接结构50、介电层52以及导电结构54。在半导体装置103中，设置于接触开孔32中的蚀刻停止层34可直接接触隔离结构18的侧壁18s，但并不以此为限。

综上所述，在本发明的半导体装置以及其制作方法中，可于基底中先形成对应背侧连接结构的接触开孔并于接触开孔中以及半导体元件上形成蚀刻停止层，由此使得对应背侧连接结构的接触结构以及对应半导体元件的接触结构可以同一制作工艺一并形成，进而达到制作工艺简化以及提升制作工艺良率的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。