半导体结构的形成方法与流程

1.本申请涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.电容器是在超大规模集成电路中常用的无源元件，主要包括多晶硅-绝缘体-多晶硅结构(pip，polysilicon-insulator-polysilicon)、金属-绝缘体-硅结构(mis，metal-insulator-silicon)和金属-绝缘体-金属结构(mim，metal-insulator-metal)等。
3.相对于集成电路(ic)内的其他电容器类型，深沟槽电容器(deep trench capacitor)具有更高的容量，并且不易漏电，可靠性高。为了进一步增加电容器的容量，通常形成堆叠电容器结构，所述的堆叠电容器结构包括多层电极层以及位于相邻电极层之间的绝缘材料层。所述堆叠电容器结构的每一个电极层都需要通过电连接结构连接至外部端子(terminal)。其中，每一个电极层的电连接结构制作都需要执行一次曝光，显影形成光刻胶掩膜的工艺，和一次刻蚀层间介质层(ild)形成接触孔(所述接触孔连通所述每一个电极层)的工艺，提高了工艺成本，增加了电容器所占面积。因此，需要一种新的半导体器件的制作方法，以节约所述深沟槽电容器工艺的制作成本，减小电容器面积。


技术实现要素：

4.本申请提供一种半导体结构的形成方法，减少了光刻工艺的次数，减小了深沟槽电容器的面积，节约了成本。
5.本申请的一方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底中形成有多个沟槽，所述沟槽侧壁，沟槽底部以及半导体衬底表面形成有交替分布的多层绝缘层和多层电极层，所述多层绝缘层和多层电极层填满所述沟槽；在所述多层绝缘层和多层电极层的顶面上形成光刻胶层；在所述光刻胶层中形成第一开口，所述第一开口的开口尺寸从开口顶端至开口底端逐步减小；将所述第一开口的图形转移至位于半导体衬底上的多层绝缘层和多层电极层，形成贯穿所述多层绝缘层和多层电极层并暴露出半导体衬底的第二开口；沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层，使所述第二开口侧壁的电极层呈阶梯状分布。
6.可选的，所述第一开口为倒三角形。
7.可选的，形成所述第一开口的方法包括：多次曝光显影所述光刻胶层，其中，所述曝光工艺中曝光的能量逐步变小，曝光的焦距逐步从所述光刻胶层顶部接近底部。
8.可选的，形成所述第一开口的方法包括：至少执行三次曝光显影所述光刻胶层的工艺。
9.可选的，所述方法还包括：形成所述第二开口后去除所述光刻胶层。
10.可选的，所述光刻胶层的厚度范围为1微米至2微米。
11.可选的，所述电极层的厚度范围为1500埃至2500埃，所述绝缘层的厚度范围为50埃至100埃。
12.可选的，采用干法刻蚀工艺将所述第一开口的图形转移至位于半导体衬底上的多层绝缘层和多层电极层。
13.可选的，所述干法刻蚀工艺的刻蚀气体包括cf4。
14.可选的，采用湿法刻蚀工艺沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层。
15.可选的，所述湿法刻蚀工艺的刻蚀溶液包括tmah。
16.可选的，所述方法还包括：在所述第二开口内以及所述多层绝缘层和多层电极层的顶面上形成层间介质层；在所述层间介质层表面形成带图案的掩膜层；刻蚀所述层间介质层形成通孔，所述通孔分别暴露所述半导体衬底以及多个电极层的局部；在所述通孔内形成金属互连结构。
17.可选的，所述多层绝缘层和多层电极层包括：沿所述沟槽侧壁，沟槽底部以及半导体衬底表面依次分布的第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层，第三电极层，以及第四绝缘层，其中，所述第一绝缘层，第一电极层，第二绝缘层，第二电极层，第三绝缘层和第三电极层填满所述沟槽，所述第四绝缘层位于所述第三电极层表面。
18.可选的，所述电极层材料为金属或者多晶硅，所述绝缘层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
19.本申请所述的半导体结构的形成方法，在所述光刻胶层内形成开口尺寸从开口顶端至开口底端逐步减小的第一开口；然后将所述第一开口的图形转移至位于半导体衬底上的多层绝缘层和多层电极层，形成贯穿所述多层绝缘层和多层电极层并暴露出半导体衬底的第二开口，从而可以在沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层后，使所述第二开口侧壁的电极层呈阶梯状分布。所述第二开口侧壁阶梯状分布的第二开口，可以是后续将所述按照工艺设计需要将多层电极层以及半导体衬底进行电连接的工艺中，只需要执行单次刻蚀所述层间介质层的工艺即可，减少了半导体器件制作工艺中制作光刻胶掩膜的次数，节约了工艺步骤和工艺成本。
附图说明
20.以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
21.图1至图8为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
22.以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
23.下面结合实施例和附图对本发明技术方案进行详细说明。
24.一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底中形成有多个沟槽，所述沟槽侧壁，沟槽底部以及半导体衬底表面形成有交替分布的多层绝缘层和多层电极层，所述多层绝缘层和多层电极层填满所述沟槽；在所述多层绝缘层和多层电极层的顶面上形成光刻胶层；在所述光刻胶层中形成第一开口，所述第一开口的开口尺寸从开口顶端至开口底端逐步减小；将所述第一开口的图形转移至位于半导体衬底上的多层绝缘层和多层电极层，形成贯穿所述多层绝缘层和多层电极层并暴露出半导体衬底的第二开口；沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层，使所述第二开口侧壁的电极层呈阶梯状分布。
25.参考图1，首先提供半导体衬底100，所述半导体衬底100的材料可以为硅(si)、锗(ge)、绝缘体上硅(soi)或绝缘体上锗(goi)等。所述半导体衬底100还可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底100还可以是生长有外延层的结构。
26.在所述半导体衬底100中，还可以形成有半导体器件(图中未示出)，例如具有栅极、源极和漏极的金属氧化物半导体器件。
27.继续参考图1，在所述半导体衬底100中形成有沟槽，所述的沟槽在所述半导体衬底中可以按照阵列排列，附图1中仅仅示意性的表示出沟槽101和沟槽102，所述的沟槽101和沟槽102具有高深宽比，用于形成深沟槽电容器。例如所述沟槽101和沟槽102的深宽比大于20∶1。
28.参考附图2所示，在所述沟槽101以及沟槽102侧壁，沟槽底部以及半导体衬底100表面形成有交替分布的多层绝缘层和多层电极层110，所述多层绝缘层和多层电极层110填满所述沟槽101以及沟槽102。
29.所述多层绝缘层和多层电极层110例如是三层绝缘层，两层电极层或者四层绝缘层，三层电极层，也包括更多层数的电极层。通常，两个电极层以及位于所述两个电极层之间的绝缘层即可构成一个基本电容结构，然而，为了增加电容器容量，可以增加电极层以及所述绝缘层的交叠层数，还可以增加所述深沟槽的深度，或者减少所述绝缘层的厚度。除此之外，将两个基本电容器并联起来也能够增加所述电容器的容量。可选的，所述电极层材料为金属(例如铝或铜)或者多晶硅，所述绝缘层材料为氧化硅或者氧化硅-氮化硅-氧化硅的复合结构。
30.下面就以附图2中所述的电容器结构为例，所述的多层绝缘层和多层电极层110包括：沿所述沟槽101和沟槽102侧壁，沟槽101和沟槽102底部以及半导体衬底100表面依次分布的第一绝缘层111，第一电极层112，第二绝缘层113，第二电极层114，第三绝缘层115，第三电极层116，以及第四绝缘层117，其中，第一绝缘层111，第一电极层112，第二绝缘层113，第二电极层114，第三绝缘层115，第三电极层116，填满所述沟槽101和沟槽102，所述第四绝缘层117位于所述第三电极层116表面，用于保护所述第三电极层116。
31.在本申请的一些实施例中，所述第一绝缘层111，第二绝缘层113，第三绝缘层115，第四绝缘层117的材料可以相同也可以不同，优选所述第一绝缘层111，第二绝缘层113，第三绝缘层115，第四绝缘层117的材料相同，厚度也相同。所述第一绝缘层111，第二绝缘层113，第三绝缘层115，第四绝缘层117的材料例如氧化硅。
32.在本申请的一些实施例中，所述第一电极层112，第二电极层114，第三电极层116的材料可以相同也可以不同，优选所述第一电极层112，第二电极层114，第三电极层116的
材料相同(例如为多晶硅)，厚度也相同。可选的，所述每一电极层的厚度范围为1500埃至2500埃，所述每一绝缘层的厚度范围为50埃至100埃。
33.在本申请的一些实施例中，在所述半导体衬底100中形成所述多层绝缘层以及多层电极层的方法包括：提供半导体衬底100，所述半导体衬底100中形成有沟槽101以及沟槽102；在所述半导体衬底100和沟槽101以及沟槽102表面依次形成第一绝缘层111和第一电极层112；在所述第一电极层112表面依次形成第二绝缘层113和第二电极层114；在所述第二电极层114表面依次形成第三绝缘层115和第三电极层116；所述第一绝缘层111，第一电极层112，第二绝缘层113，第二电极层114，第三绝缘层115，第三电极层116填满所述沟槽101和沟槽102后，在所述第三电极层116表面形成第四绝缘层117。
34.在本申请的一些实施例中，形成所述第一电极层112，第二电极层114，第三电极层116以及所述第一绝缘层111，第二绝缘层113，第三绝缘层115，第四绝缘层117的方法包括物理气相沉积法或化学气相沉积法，也可以利用分子束外延(mbe)或金属有机汽相外延(movpe)生长，所述的化学气相沉积cvd工艺包括低压cvd(lpcvd)、原子层cvd(alcvd)、超高真空cvd(uhcvd)、减压cvd(rpcvd)或它们的任意组合。
35.随后，在所述多层绝缘层和多层电极层的顶面上形成光刻胶层。如附图3所示，在所述第四绝缘层117表面上形成光刻胶层120。由于后续工艺中要将所述光刻胶层120中形成的第一开口的图形转移至第二开口，因此，所述光刻胶层120的厚度与所述多层绝缘层和多层电极层的总厚度相关。不仅如此，由于所述光刻胶中形成的第一开口的开口尺寸从开口顶端至开口底端逐步减小，这就意味着要通过调整光刻胶曝光的能量和焦距，并通过多次曝光显影来调整所述第一开口的profile，因此所述光刻胶层120的厚度也与形成第一开口时曝光显影的具体工艺有光。在本申请的一些实施例中，所述光刻胶层120的厚度范围为1微米至2微米。
36.参考附图4所示，在所述光刻胶层120中形成第一开口130，所述第一开口130的开口尺寸从开口顶端至开口底端逐步减小，所述第一开口的底端暴露出所述第四绝缘层117。本申请实施例定义所述第一开口130的顶端为远离所述第四绝缘层117的一端。所述第一开口130的开口尺寸在开口底端变小，可以使后续工艺中，所述第一开口的图形更容易的转移至所述多层绝缘层和多层电极层中。可选的，所述第一开口为倒三角形。例如附图4所示，所述第一开口的侧面与所述半导体衬底水平面之间的夹角a小于90度，可选的，所述夹角a的取值范围为30度至60度。
37.所述第一开口的形状也可以是倒梯形。
38.本申请实施例中，形成所述第一开口130的方法包括：多次曝光显影所述光刻胶层120，其中，所述曝光工艺中曝光的能量逐步变小，曝光的焦距逐步从所述光刻胶层顶部接近底部。所述曝光显影工艺中，在保持其他参数不变的情况下，曝光能量越大，形成的开口尺寸越大；而光刻胶层距离曝光的焦距(focus)越近，此处的光刻胶形成的开口尺寸越大，因此，根据所述光刻胶层的厚度，计算并调整所述曝光工艺的能量和曝光焦距，即可得到设计形状和尺寸的第一开口。本申请实施例中，所述光刻胶层120的顶部指远离所述第四绝缘层117的一面，光刻胶层底部指最接近所述第四绝缘层117的一面。同样的，所述第一开口的顶端指远离所述第四绝缘层117的一面，第一开口的底端指最接近所述第四绝缘层117的一端。
39.在本申请的一个具体实施例中，形成所述第一开口130的方法包括：至少执行三次曝光显影所述光刻胶层的工艺。以执行三次曝光显影所述光刻胶层的工艺为例，根据所述光刻胶层的厚度，第一次调整所述曝光工艺的能量和透镜聚焦点位于所述光刻胶层的位置1，曝光之后，进行一次显影；然后根据余下的光刻胶层的厚度，调小所述曝光工艺的能量，并调整所述透镜的焦距，使聚焦点位于所述光刻胶层位置2，曝光后进行第二次显影；最后继续调小所述曝光工艺的能量，并调整所述透镜的焦距，使聚焦点位于所述光刻胶层位置3，形成所述倒三角形的第一开口130。
40.参考附图5所示，将所述第一开口130的图形转移至位于半导体衬底100上的多层绝缘层和多层电极层110中，形成贯穿所述多层绝缘层和多层电极层110并暴露出半导体衬底100的第二开口140；
41.本申请的实施例中，采用干法刻蚀工艺将所述第一开口130的图形转移至位于多层绝缘层和多层电极层110中。可选的，所述干法刻蚀工艺的刻蚀气体包括cf4。
42.由于所述第一开口130为倒三角形或者倒梯形，因此，在干法刻蚀工艺中，所述第一开口130的底部首先被打开，然后从所述第一开口130的底部开始，沿所述第一开口底部向两侧逐步打开，从而将所述第一开口130的图形转移至所述多层绝缘层和多层电极层110中，形成所述第二开口140。形成所述第二开口140后，所述的干法刻蚀工艺可以对暴露出的所述半导体衬底有一定程度的过刻蚀。所述干法刻蚀工艺对所述绝缘层和所述电极层的刻蚀速率差别不大。
43.参考附图6所示，所述方法还包括：形成所述第二开口140后去除所述光刻胶层120。虽然所述形成第二开口140的工艺对所述光刻胶层120有一定程度的减薄，但除了所述第一开口130侧壁较薄的部分光刻胶外，其他部分的光刻胶不会被完全去除，因此，可以采用灰化工艺去除剩下的光刻胶层。
44.参考附图7所示，沿所述第二开口140进行选择性刻蚀，去除部分暴露出的电极层，使所述第二开口侧壁的电极层呈阶梯状分布。如图7中，所述第二开口140暴露出的部分所述第一电极层112，第二电极层114，第三电极层116都被选择性刻蚀去除，从而使所述第二开口侧壁的电极层呈阶梯状分布。
45.在本申请的实施例中，采用湿法刻蚀工艺沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层。可选的，所述湿法刻蚀工艺的刻蚀溶液包括四甲基氢氧化铵(tmah)。
46.参考附图8所示，所述方法还包括：在所述第二开口140内以及所述多层绝缘层和多层电极层110的顶面上形成层间介质层150；在所述层间介质层150表面形成带图案的掩膜层(图中未示出)；刻蚀所述层间介质层150形成通孔，所述通孔分别暴露所述半导体衬底100以及多个电极层(例如第一电极层112，第二电极层114，第三电极层116)的局部；在所述通孔内形成金属互连结构，例如电连接所述半导体衬底100的衬底金属互连结构160，连接所述第一电极层的第一金属互连结构162，连接所述第二电极层114的第二金属互连结构164以及电连接所述第三电极层116的第三金属互连结构116。所述衬底金属互连结构160，第一金属互连结构162，第二金属互连结构164以及第三金属互连结构116的材料例如为金属钨，铜或者铝等。
47.之后，还可以通过第一连线171电连接所述衬底金属互连结构160和第二金属互连结构164，通过所述第二连线172电连接所述第一金属互连结构162和第三金属互连结构
166。所述第一连接171以及第二连线172的材料例如为铜，铝或者银等。
48.本申请还提供了一种半导体结构，采用本申请实施例所述的任意一种方法形成。
49.本申请所述的半导体结构的形成方法，在所述光刻胶层内形成开口尺寸从开口顶端至开口底端逐步减小的第一开口；然后将所述第一开口的图形转移至位于半导体衬底上的多层绝缘层和多层电极层，形成贯穿所述多层绝缘层和多层电极层并暴露出半导体衬底的第二开口，从而可以在沿所述第二开口进行选择性刻蚀，去除部分暴露出的电极层后，使所述第二开口侧壁的电极层呈阶梯状分布。所述第二开口侧壁阶梯状分布的第二开口，可以是后续将所述按照工艺设计需要将多层电极层以及半导体衬底进行电连接的工艺中，只需要执行单次刻蚀所述层间介质层的工艺即可，减少了半导体器件制作工艺中制作光刻胶掩膜的次数，减小了电容器面积，节约了工艺步骤和工艺成本。
50.综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
51.应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
52.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”和/或“包括着”，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
53.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本发明的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
54.此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。